KR100546207B1 - 반도체 소자의 금속 배선 형성 방법 - Google Patents
반도체 소자의 금속 배선 형성 방법 Download PDFInfo
- Publication number
- KR100546207B1 KR100546207B1 KR1020040073678A KR20040073678A KR100546207B1 KR 100546207 B1 KR100546207 B1 KR 100546207B1 KR 1020040073678 A KR1020040073678 A KR 1020040073678A KR 20040073678 A KR20040073678 A KR 20040073678A KR 100546207 B1 KR100546207 B1 KR 100546207B1
- Authority
- KR
- South Korea
- Prior art keywords
- forming
- layer
- diffusion barrier
- etching
- film
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 65
- 229910052751 metal Inorganic materials 0.000 title claims abstract description 32
- 239000002184 metal Substances 0.000 title claims abstract description 32
- 239000004065 semiconductor Substances 0.000 title claims abstract description 27
- 238000005530 etching Methods 0.000 claims abstract description 49
- 238000009792 diffusion process Methods 0.000 claims abstract description 46
- 230000004888 barrier function Effects 0.000 claims abstract description 42
- 239000010410 layer Substances 0.000 claims description 64
- 239000011229 interlayer Substances 0.000 claims description 13
- 239000000758 substrate Substances 0.000 claims description 13
- 239000003292 glue Substances 0.000 claims description 9
- 229910052782 aluminium Inorganic materials 0.000 claims description 6
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 6
- 238000004140 cleaning Methods 0.000 claims description 6
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 4
- 229910052721 tungsten Inorganic materials 0.000 claims description 4
- 239000010937 tungsten Substances 0.000 claims description 4
- 150000001412 amines Chemical class 0.000 claims description 3
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 3
- 239000002904 solvent Substances 0.000 claims description 3
- 239000000126 substance Substances 0.000 claims description 3
- 238000000059 patterning Methods 0.000 claims description 2
- 229920002120 photoresistant polymer Polymers 0.000 abstract description 19
- 238000000926 separation method Methods 0.000 abstract 1
- 238000001459 lithography Methods 0.000 description 4
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 3
- 238000001465 metallisation Methods 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000001052 transient effect Effects 0.000 description 2
- 238000010030 laminating Methods 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
- H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
- H01L21/76855—After-treatment introducing at least one additional element into the layer
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로, 동일한 감광막 두께와 동일한 선택비 특성을 유지한 상태에서 확산 방지막 식각 공정을 실시한 후 금속 배선을 형성하기 위한 식각 공정을 실시함으로써 후속 금속 배선 식각 공정시 감광막 마진을 확보할 수 있는 반도체 소자의 금속 배선 형성 방법이 제시된다.
금속 배선, 감광막 마진, 식각 분리
Description
도 1(a) 및 도 1(b)는 종래의 반도체 소자의 금속 배선 형성 방법을 설명하기 위해 도시한 소자의 단면도.
도 2(a) 내지 도 2(c)는 본 발명에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위해 도시한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
201 : 반도체 기판 202 : 층간 절연막
203 : 제 1 확산 방지막 204 : 제 1 도전층
205 : 제 2 확산 방지막 206 : 제 1 감광막
207 : 제 2 도전층 208 : 반사 방지막
209 : 제 2 감광막
본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로, 특히 동일한 감광막 두께와 동일한 선택비 특성을 유지한 상태에서 금속 배선의 식각 공정을 나누어 실시함으로써 금속 배선 식각 공정에서 감광막 마진을 확보할 수 있는 반도체 소자의 금속 배선 형성 방법에 관한 것이다.
도 1(a) 및 도 1(b)를 이용하여 종래의 반도체 소자의 금속 배선 형성 방법을 설명하면 다음과 같다.
도 1(a)를 참조하면, 소정의 구조가 형성된 반도체 기판(11) 상부에 층간 절연막(12)을 형성한 후 층간 절연막(12)의 소정 영역을 식각하여 반도체 기판(11)의 소정 영역을 노출시키는 콘택홀을 형성한다. 콘택홀을 포함한 전체 구조 상부에 제 1 확산 방지막(13)을 형성한다. 콘택홀이 매립되도록 전체 구조 상부에 텅스텐막(14)을 형성한 후 전면 식각 공정을 실시하여 콘택홀을 매립시키는 플러그를 형성한다. 그리고, 전체 구조 상부에 제 2 확산 방지막(15)을 형성한 후 그 상부에 알루미늄막(16) 및 반사 방지막(17)을 형성한다. 전체 구조 상부에 감광막(18)을 형성한다.
도 1(b)를 참조하면, 소정의 마스크를 이용한 리소그라피 공정으로 감광막(18)을 패터닝한다. 패터닝된 감광막(18)을 마스크로 반사 방지막(107)부터 제 1 확산 방지막(105)까지의 소정 영역을 식각하여 금속 배선을 형성한다.
그러나, 상기와 같은 종래의 금속 배선 형성 공정은 반사 방지막, 알루미늄막, 제 2 및 제 1 확산 방지막을 한꺼번에 식각하는 과도 식각 공정으로 실시하지만, 감광막 마진 부족으로 인하여 과도 식각의 제한을 받게 된다. 그런데, 금속 배선 식각 공정에서의 과도 식각은 웨이퍼 레벨 수율과 관련된 변수로서 과도 식각 타겟의 증가는 금속 배선의 브리지 특성을 개선하여 웨이퍼 레벨 수율 향상을 가능하게 한다. 더욱이 반도체 디자인룰이 감소할수록 금속 배선의 선폭은 감소하게 되며, 미세한 선폭의 감광막 패턴을 형성하기 위해서는 감광막 두께는 더욱 얇아지게 된다. 따라서, 종래의 금속 배선 식각 공정은 계속적인 감광막 마진 부족 문제가 발생하게 된다.
본 발명의 목적은 동일한 감광막 두께와 동일한 선택비 특성을 유지한 상태에서 금속 배선의 식각 공정을 나누어 실시함으로써 금속 배선 식각 공정에서 감광막 마진을 향상시킬 수 있는 반도체 소자의 금속 배선 형성 방법을 제공하는데 있다.
본 발명의 일 실시 예에 따른 반도체 소자의 금속 배선 형성 방법은 소정의 구조가 형성된 반도체 기판 상부에 층간 절연막을 형성한 후 상기 층간 절연막의 소정 영역을 식각하여 상기 반도체 기판의 소정 영역을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀을 포함한 전체 구조 상부에 제 1 확산 방지막을 형성한 후 상기 콘택홀을 매립시키는 플러그를 형성하는 단계; 전체 구조 상부에 제 2 확산 방지막을 형성한 후 소정의 마스크를 이용하여 상기 제 1 및 제 2 확산 방지막의 소정 영역을 식각하는 단계; 및 전체 구조 상부에 배선층 및 반사 방지막을 형성한 후 상기 반사 방지막 및 배선층의 소정 영역을 식각하여 금속 배선을 형성하는 단계를 포함한다.
상기 플러그는 텅스텐을 이용하여 형성한다.
상기 제 1 및 제 2 확산 방지막 식각 공정시 상기 제 2 확산 방지막이 반사 방지막으로 작용한다.
상기 제 1 및 제 2 확산 방지막 식각 공정시 사용된 마스크는 상기 콘택홀 형성시 사용된 마스크보다 크다.
상기 제 1 및 제 2 확산 방지막 식각 공정은 Cl2/BCl3를 주식각 가스로 하여 실시한다.
상기 제 1 및 제 2 확산 방지막 식각 공정 후 잔류물 제거를 위한 세정 공정을 더 실시한다.
상기 세정 공정은 아민(amine) 계열을 주성분으로 하는 솔벤트 케미컬(solvent chemical)을 이용하여 실시한다.
상기 배선층은 알루미늄을 이용하여 형성한다.
상기 반사 방지막 및 배선층의 식각 공정은 상기 제 1 및 제 2 확산 방지막의 식각 공정에 사용된 마스크를 이용하여 실시한다.
상기 배선층을 형성하기 이전에 글루층을 형성하는 단계를 더 포함한다.
상기 글루층은 Ti막을 이용하여 1 내지 10000Å 정도의 두께로 형성한다.
또한, 본 발명의 다른 실시 예에 따른 반도체 소자의 금속 배선 형성 방법은 소정의 구조가 형성된 반도체 기판 상부에 층간 절연막을 형성한 후 상기 층간 절연막의 소정 영역을 식각하여 상기 반도체 기판의 소정 영역을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀을 포함한 전체 구조 상부에 제 1 확산 방지막을 형성한 후 상기 콘택홀을 매립시키는 플러그를 형성하는 단계; 전체 구조 상부에 제 2 확산 방지막을 형성한 후 소정의 마스크를 이용하여 상기 제 1 및 제 2 확산 방지막의 소정 영역을 식각하는 단계; 전체 구조 상부에 배선층 및 하드 마스크를 형성한 후 상기 하드 마스크를 패터닝하는 단계; 및 상기 하드 마스크를 마스크로 상기 배선층을 식각하여 금속 배선을 형성하는 단계를 포함한다.
상기 하드 마스크는 SiON막을 이용하여 1 내지 10000Å 정도의 두께로 형성한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다.
도 2(a) 내지 도 2(c)는 본 발명에 따른 반도체 소자의 금속 배선 형성 방법 을 설명하기 위해 순서적으로 도시한 소자의 단면도이다.
도 2(a)를 참조하면, 소정의 구조가 형성된 반도체 기판(201) 상부에 층간 절연막(202)을 형성한 후 층간 절연막(202)의 소정 영역을 식각하여 반도체 기판(201)의 소정 영역을 노출시키는 콘택홀을 형성한다. 콘택홀을 포함한 전체 구조 상부에 제 1 확산 방지막(203)을 형성한다. 제 1 확산 방지막(203)은 Ti막 및 TiN막을 적층하여 형성하는데, Ti막은 글루층으로 사용된다. 콘택홀이 매립되도록 전체 구조 상부에 제 1 도전층(204)을 형성한 후 전면 식각 공정을 실시하여 콘택홀을 매립시키는 플러그를 형성한다. 이때, 제 1 도전층(204)은 예를들어 텅스텐막을 이용하여 형성한다. 그리고, 전체 구조 상부에 Ti막 및 TiN막을 적층하여 제 2 확산 방지막(205)을 형성하는데, Ti막은 글루층으로 사용된다. 전체 구조 상부에 제 1 감광막(206)을 형성한 후 소정의 마스크를 이용한 리소그라피 공정으로 패터닝한다. 패터닝된 제 1 감광막(206)을 마스크로 제 2 확산 방지막(205) 및 제 1 확산 방지막(203)의 소정 영역을 식각한다. 여기서, 제 2 확산 방지막(205)이 제 1 감광막(206)의 리소그라피 공정시 반사 방지막 역할을 하게 된다. 한편, 플러그와의 오버레이 마진을 고려하여 확산 방지막 식각 마스크는 콘택 마스크보다 크게 형성한다. 또한, 제 2 및 제 1 확산 방지막(205 및 203)의 식각 공정은 Cl2/BCl3를 주식각 가스로 하여 실시한다. 한편, 제 2 및 제 1 확산 방지막(205 및 203)의 식각 공정 이후 잔류물 제거를 위해 제 1 감광막(206)을 제거한 후 세정 공정을 실시한다. 여기서, 세정 공정은 아민(amine) 계열을 주성분으로 하는 솔벤트 케미컬(solvent chemical)을 이용하여 실시한다.
도 2(b)를 참조하면, 제 1 감광막(206)을 제거한 후 전체 구조 상부에 제 2 도전층(207) 및 반사 방지막(208)을 형성한다. 여기서, 제 2 도전층(207)은 알루미늄막을 이용하여 형성하며, 반사 방지막(208)은 Ti막 및 TiN막을 적층하여 형성하는데, Ti막은 글루층으로 사용된다. 그리고, 전체 구조 상부에 제 2 감광막(209)을 형성한 후 제 2 확산 방지막(205) 및 제 1 확산 방지막(203)의 식각 공정에서 사용된 마스크를 이용한 리소그라피 공정으로 제 2 감광막(209)을 패터닝한다. 한편, 확산 방지막 패턴과 제 2 도전층(207) 사이에 제 2 도전층(207)의 리프팅(lifting)을 위한 글루층을 더 형성할 수 있는데, 글루층은 Ti막을 이용하여 1∼10000Å 정도의 두께로 형성한다. 또한, 제 2 감광막(209) 대신에 하드 마스크를 이용할 수도 있는데, 하드 마스크는 SiON막을 이용하여 1∼10000Å 정도의 두께로 형성한다.
도 2(c)를 참조하면, 패터닝된 제 2 감광막(209)를 이용한 식각 공정으로 반사 방지막(207) 및 제 2 도전층(206)을 식각하여 금속 배선을 형성한 후 제 2 감광막(209)을 제거한다.
상술한 바와 같이 본 발명에 의하면 금속 배선을 형성하기 위한 식각 공정을 실시하기 이전에 제 1 및 제 2 확산 방지막을 식각함으로써 후속 금속 배선 식각 공정시 감광막 마진을 확보할 수 있다. 더욱이 확산 방지막은 제 2 도전층으로 사용되는 알루미늄막과 약 1:2의 식각율을 나타내므로 금속 배선 식각 공정에서 향상 되는 감광막 마진은 주식각, 과도 식각을 포함하여 하부 확산 방지막 식각시 필요한 감광막 마진의 약 4배 증가 효과를 기대할 수 있다. 따라서, 반도체 소자의 기술 개발 동향을 고려하면 0.06㎛ 디자인룰의 금속 배선 식각 공정까지도 감광막 마진 측면에서 기존 기술로서 구현 가능할 것으로 판단된다.
Claims (13)
- 소정의 구조가 형성된 반도체 기판 상부에 층간 절연막을 형성한 후 상기 층간 절연막의 소정 영역을 식각하여 상기 반도체 기판의 소정 영역을 노출시키는 콘택홀을 형성하는 단계;상기 콘택홀을 포함한 전체 구조 상부에 제 1 확산 방지막을 형성한 후 상기 콘택홀을 매립시키는 플러그를 형성하는 단계;전체 구조 상부에 제 2 확산 방지막을 형성한 후 소정의 마스크를 이용하여 상기 제 1 및 제 2 확산 방지막의 소정 영역을 식각하는 단계; 및전체 구조 상부에 배선층 및 반사 방지막을 형성한 후 상기 반사 방지막 및 배선층의 소정 영역을 식각하여 금속 배선을 형성하는 단계를 포함하는 반도체 소자의 금속 배선 형성 방법.
- 제 1 항에 있어서, 상기 플러그는 텅스텐을 이용하여 형성하는 반도체 소자의 금속 배선 형성 방법.
- 제 1 항에 있어서, 상기 제 1 및 제 2 확산 방지막 식각 공정시 상기 제 2 확산 방지막이 반사 방지막으로 작용하는 반도체 소자의 금속 배선 형성 방법.
- 제 1 항에 있어서, 상기 제 1 및 제 2 확산 방지막 식각 공정시 사용된 마스크는 상기 콘택홀 형성시 사용된 마스크보다 큰 반도체 소자의 금속 배선 형성 방법.
- 제 1 항에 있어서, 상기 제 1 및 제 2 확산 방지막 식각 공정은 Cl2/BCl3를 주식각 가스로 하여 실시하는 반도체 소자의 금속 배선 형성 방법.
- 제 1 항에 있어서, 상기 제 1 및 제 2 확산 방지막 식각 공정 후 잔류물 제거를 위한 세정 공정을 더 실시하는 반도체 소자의 금속 배선 형성 방법.
- 제 6 항에 있어서, 상기 세정 공정은 아민(amine) 계열을 주성분으로 하는 솔벤트 케미컬(solvent chemical)을 이용하여 실시하는 반도체 소자의 금속 배선 형성 방법.
- 제 1 항에 있어서, 상기 배선층은 알루미늄을 이용하여 형성하는 반도체 소자의 금속 배선 형성 방법.
- 제 1 항에 있어서, 상기 반사 방지막 및 배선층의 식각 공정은 상기 제 1 및 제 2 확산 방지막의 식각 공정에 사용된 마스크를 이용하여 실시하는 반도체 소자의 금속 배선 형성 방법.
- 제 1 항에 있어서, 상기 배선층을 형성하기 이전에 글루층을 형성하는 단계를 더 포함하는 반도체 소자의 금속 배선 형성 방법.
- 제 10 항에 있어서, 상기 글루층은 Ti막을 이용하여 1 내지 10000Å 정도의 두께로 형성하는 반도체 소자의 금속 배선 형성 방법.
- 소정의 구조가 형성된 반도체 기판 상부에 층간 절연막을 형성한 후 상기 층간 절연막의 소정 영역을 식각하여 상기 반도체 기판의 소정 영역을 노출시키는 콘 택홀을 형성하는 단계;상기 콘택홀을 포함한 전체 구조 상부에 제 1 확산 방지막을 형성한 후 상기 콘택홀을 매립시키는 플러그를 형성하는 단계;전체 구조 상부에 제 2 확산 방지막을 형성한 후 소정의 마스크를 이용하여 상기 제 1 및 제 2 확산 방지막의 소정 영역을 식각하는 단계;전체 구조 상부에 배선층 및 하드 마스크를 형성한 후 상기 하드 마스크를 패터닝하는 단계; 및상기 하드 마스크를 마스크로 상기 배선층을 식각하여 금속 배선을 형성하는 단계를 포함하는 반도체 소자의 금속 배선 형성 방법.
- 제 12 항에 있어서, 상기 하드 마스크는 SiON막을 이용하여 1 내지 10000Å 정도의 두께로 형성하는 반도체 소자의 금속 배선 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040073678A KR100546207B1 (ko) | 2004-09-15 | 2004-09-15 | 반도체 소자의 금속 배선 형성 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040073678A KR100546207B1 (ko) | 2004-09-15 | 2004-09-15 | 반도체 소자의 금속 배선 형성 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR100546207B1 true KR100546207B1 (ko) | 2006-01-24 |
Family
ID=37178378
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040073678A KR100546207B1 (ko) | 2004-09-15 | 2004-09-15 | 반도체 소자의 금속 배선 형성 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100546207B1 (ko) |
-
2004
- 2004-09-15 KR KR1020040073678A patent/KR100546207B1/ko not_active IP Right Cessation
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3501280B2 (ja) | 半導体装置の製造方法 | |
| JP2003133415A (ja) | 半導体素子の導電配線形成方法 | |
| US8124537B2 (en) | Method for etching integrated circuit structure | |
| KR20080030292A (ko) | 반도체 소자의 금속 배선 형성 방법 | |
| JP2005354046A (ja) | 半導体装置の製造方法 | |
| KR100546207B1 (ko) | 반도체 소자의 금속 배선 형성 방법 | |
| KR20070008118A (ko) | 반도체소자의 금속 콘택 형성방법 | |
| JP2003309172A (ja) | デュアルダマシンプロセスにおけるパターン形成方法 | |
| KR100641980B1 (ko) | 반도체 소자의 배선 및 그 형성방법 | |
| KR20030077455A (ko) | 이중상감법을 사용한 반도체장치 제조방법 | |
| US10903110B2 (en) | Method of forming fine interconnection for a semiconductor device | |
| KR100327580B1 (ko) | 반도체 소자의 금속배선 형성 방법 | |
| KR101113768B1 (ko) | 듀얼 다마신 공정을 이용하는 반도체 소자의 제조 방법 | |
| KR100808369B1 (ko) | 반도체 소자의 제조방법 | |
| KR100807026B1 (ko) | 반도체 장치 제조 방법 | |
| US9922876B1 (en) | Interconnect structure and fabricating method thereof | |
| KR101005738B1 (ko) | 반도체 소자의 듀얼 다마신 패턴 형성방법 | |
| KR100456421B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100866121B1 (ko) | 반도체 소자의 금속배선 형성방법 | |
| KR100390996B1 (ko) | 금속 배선 형성 방법 | |
| KR100665405B1 (ko) | 반도체 소자의 금속 배선 형성 방법 | |
| KR20060021473A (ko) | 반도체 소자의 제조 방법 | |
| KR100887019B1 (ko) | 다중 오버레이 마크를 갖는 마스크 | |
| KR100763099B1 (ko) | 반도체 소자의 금속 배선 형성 방법 | |
| KR20090032892A (ko) | 반도체 소자의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20101224 Year of fee payment: 6 |
|
| LAPS | Lapse due to unpaid annual fee |