JP2003133415A - 半導体素子の導電配線形成方法 - Google Patents

半導体素子の導電配線形成方法

Info

Publication number
JP2003133415A
JP2003133415A JP2002255978A JP2002255978A JP2003133415A JP 2003133415 A JP2003133415 A JP 2003133415A JP 2002255978 A JP2002255978 A JP 2002255978A JP 2002255978 A JP2002255978 A JP 2002255978A JP 2003133415 A JP2003133415 A JP 2003133415A
Authority
JP
Japan
Prior art keywords
forming
conductive layer
wiring
sacrificial
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2002255978A
Other languages
English (en)
Other versions
JP3829162B2 (ja
Inventor
Sang Wook Ryu
尚 旭 柳
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of JP2003133415A publication Critical patent/JP2003133415A/ja
Application granted granted Critical
Publication of JP3829162B2 publication Critical patent/JP3829162B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/10—Applying interconnections to be used for carrying current between separate components within a device
    • H01L2221/1005—Formation and after-treatment of dielectrics
    • H01L2221/101—Forming openings in dielectrics
    • H01L2221/1015—Forming openings in dielectrics for dual damascene structures
    • H01L2221/1026—Forming openings in dielectrics for dual damascene structures the via being formed by burying a sacrificial pillar in the dielectric and removing the pillar

Abstract

(57)【要約】 【課題】 ミスアライメント誘発を防止し、素子の電気
的特性を向上させる半導体素子の導電配線形成方法を提
供する。 【解決手段】 シリコン層３９と下地層３７のエッチン
グ選択比の差により誘発されるノッチング（ｎｏｔｃｈ
ｉｎｇ）現象を利用し、下部が側面エッチングされた
“Ｔ”字形態のシリコン層パターン４０にて導電配線を
形成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体素子の導電配
線形成方法に関し、より詳しくは多結晶シリコンのノッ
チング（ｎｏｔｃｈｉｎｇ）現象を利用して半導体素子
の特性向上及び高集積化を可能にする導電配線形成方法
に関する。
【０００２】
【従来の技術】半導体製造技術の最大目標は、半導体素
子の高集積化と高性能化にある。高集積化と高性能化を
実現するため、最近最も大きい関心事として浮上する技
術は銅配線技術である。しかし、銅配線は一般的なエッ
チング物質を用いても殆どエッチングされない。そのた
め、層間絶縁膜をエッチングしてトレンチを形成し、そ
こを銅で埋め込んだ後、平坦化するダマシーン（ｄａｍ
ａｓｃｅｎｅ）工程が用いられている。ダマシーン工程
を利用して銅配線を形成させる方法は非常に多様であ
る。その中で代表的な方法は銅配線が形成される部分に
トレンチを形成し、銅配線が下部配線と連結されるプラ
グ部分にビアコンタクトホールを磁気整列的に形成する
方法である。
【０００３】しかし、上記方法は露光装置の重ね合わせ
（ｏｖｅｒｌａｙ）精度調節の能力に多くの問題がある
ため、０．１３μｍ以下のデザインルール（ｄｅｓｉｇ
ｎｒｕｌｅ）を有する高性能半導体素子の金属配線工程
では多くの問題点が発生する。先ず、０．１３μｍ級で
の金属配線とビアコンタクトホール部分の積層工程は、
デザインルール上では０．０１μｍ以下のアライメント
精度が求められる工程であるが、露光装置においてはア
ライメント精度を０．０３μｍ以下に制御することが難
しい。さらに、実際の半導体素子の製造工程では、蒸着
膜の厚さの均一度のバラツキや、露光装置状態によるア
ライメントの許容誤差範囲が０．０７μｍ以上であるた
め、ミスアライメントによる素子不良の発生が予想され
るので、ダマシーン工程を行うのに制約を受ける。ま
た、上記のような製造工程上の問題を除いても、露光装
置自体が有している重ね合わせ能力の限界により、ホー
ルとトレンチのミスアライメントが必ず発生する。これ
らにより、銅配線が埋め込まれるトレンチを形成するた
め層間絶縁膜をエッチングする工程で幾多の制約を受け
ることになる。
【０００４】以下、図面を参照して従来の技術に対し説
明する。図１は、従来技術の第１実施例に係る半導体素
子の導電配線形成方法でトレンチを形成した後、ビアコ
ンタクトホールを形成する工程を示す断面図である。先
ず、半導体基板１１上部に所定の下部構造物を形成した
後、全体表面の上部に第１層間絶縁膜１３を形成する。
その次に、第１層間絶縁膜１３で下部金属配線に予定さ
れている部分を露出させる下部金属配線マスクをエッチ
ングマスクとして、第１層間絶縁膜１３をエッチングし
てトレンチを形成した後、前記構造の全表面に下部金属
配線用金属層を形成する。この際、下部金属配線用金属
層には銅膜が用いられる。その次に、前記下部金属配線
用金属層を化学的機械的研磨（ｃｈｅｍｉｃａｌｍｅｃ
ｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ，以下ＣＭＰとい
う）工程で平坦化し、下部金属配線１５を形成する。
【０００５】次に、全体表面の上部に拡散防止膜１７を
所定厚さに形成する。この際、拡散防止膜１７にはＳｉ
３Ｎ４膜又はＳｉＣ膜が用いられる。その次に、拡散防
止膜１７上部に第２層間絶縁膜１９を形成する。次に、
上部金属配線に予定される部分を露出させる上部金属配
線マスクをエッチングマスクとして、第２層間絶縁膜１
９を所定厚さエッチングしてトレンチ２３を形成する。
その次に、第２層間絶縁膜１９上部にビアコンタクトに
予定される部分を露出させる感光膜パターン２１を形成
する。この時、感光膜パターン２１は、ミスアライメン
トによりトレンチ２３を外れた部分も露出させ形成され
る。
【０００６】図２は、従来技術の第２実施例に係る半導
体素子の導電配線形成方法でビアコンタクトホールを形
成した後、トレンチを形成する工程を示す断面図であ
り、図１の第２層間絶縁膜１９形成までの工程を行い、
ビアコンタクトマスクをエッチングマスクとして第２層
間絶縁膜１９をエッチングしてビアコンタクトホール２
５を形成した後、第２層間絶縁膜１９の上部に上部金属
配線に予定される部分を露出させる感光膜パターン２１
を形成したものである。この時、感光膜パターン２１が
ビアコンタクトホール２５の内部に埋め込まれ、後続工
程の際、拡散防止膜１７が除去されないので、下部金属
配線１５が露出されない現象が起きることがある。
【０００７】一方、図３乃至図５は、従来技術に係る半
導体素子の導電配線形成方法による問題点を示したＳＥ
Ｍ写真である。図３は、ビアコンタクトホール形成のあ
と感光膜パターン除去工程等で用いられるＮ２ガス、又
はＮＨ３ガスによる問題点を示したＳＥＭ写真であり、
トレンチマスクに用いられる感光膜パターン形成工程の
中で、アルカリ性現像液により感光膜の露光領域で発生
した酸性Ｈ＋が中性Ｈ２Ｏとなって溶解されなければな
らないが、ビアコンタクトホール内に残留していたＮＨ
＋、ＮＨ２ ＋、ＮＨ３ ＋等の酸性イオンによりビアコン
タクトホールの上部まで溶解せず、茸状に残るポイズニ
ング（ｐｏｉｓｏｎｉｎｇ）現象が発生したものを示
す。
【０００８】図４は、金属配線間の犠牲誘電率を低める
ため、エッチング停止膜を用いない状態でビアコンタク
トホール及びトレンチを形成するための乾式エッチング
工程を行う場合を示したＳＥＭ写真で、乾式エッチング
工程の固有特性であるファセット（ｆａｃｅｔ）現象に
より、ビアコンタクトホール上部の縁が崩れたものを示
す。
【０００９】図５はビアコンタクトホールを形成し、ビ
アコンタクトホールを一部埋め込むトレンチ形成用感光
膜を利用してトレンチをエッチングしたものを示したＳ
ＥＭ写真で、ビアコンタクトホールとトレンチの幅が狭
く、層間絶縁膜のトレンチエッチング工程時に発生する
エッチング副産物が、ビアコンタクトホールを埋め込ま
れ感光膜周囲に付着する現象を示す。
【００１０】上述のように従来技術に係る半導体素子の
導電配線形成方法は、トレンチとビアコンタクトホール
形成の際、パターニング工程でミスアライメントが発生
し、図３乃至図５に示したような、ポイズニング現象、
ファセット現象、及びエッチング副産物の再付着現象に
よる素子の工程収率、及び信頼性の低下を引き起こすと
いう問題点があった。
【００１１】
【発明が解決しようとする課題】そこで、本発明は上記
従来の半導体素子の導電配線形成方法における問題点に
鑑みてなされたものであって、本発明の目的は、多結晶
シリコン層と下地膜間のエッチング選択比の差を利用し
て多結晶シリコン層をエッチングすることにより、ノッ
チング（ｎｏｔｃｈｉｎｇ）現象を誘発させビアコンタ
クトプラグ及び金属配線に予定される部分に、下部が側
面エッチングされた“Ｔ”字形態の多結晶シリコン層パ
ターンを形成して、ミスアライメント誘発を防止し、素
子の電気的特性を向上させる半導体素子の導電配線形成
方法を提供することにある。
【００１２】
【課題を解決するための手段】上記目的を達成するため
になされた本発明に係る半導体素子の導電配線形成方法
は、シリコン層と下地層のエッチング選択比の差により
誘発されるノッチング現象を利用し、下部が側面エッチ
ングされた“Ｔ”字形態のシリコン層パターンにて導電
配線を形成することを特徴とする。
【００１３】さらに、上記目的を達成するためになされ
た本発明に係る半導体素子の導電配線形成方法は、半導
体基板上部に第１層間絶縁膜を形成し、前記第１層間絶
縁膜に下部金属配線を形成する工程と、全体表面の上部
に拡散防止膜を形成する工程と、前記拡散防止膜の上部
に犠牲導電層を形成する工程と、前記犠牲導電層を、上
部金属配線マスクを利用したフォトエッチング工程で犠
牲導電層パターンに形成する工程で、前記犠牲導電層パ
ターンの下部側壁がノッチング現象により側面エッチン
グされた“Ｔ”字型犠牲導電層パターンを形成する工程
と、全体表面の上部に前記犠牲導電層パターンが露出さ
れるように平坦化された第２層間絶縁膜を形成する工程
と、前記犠牲導電層パターンを除去して露出された拡散
防止膜をエッチングし、前記下部金属配線を露出させる
ことによりビアコンタクホールとトレンチを同時に形成
する工程と、前記ビアコンタクホールとトレンチを埋め
込み、前記下部金属配線と接続される上部金属配線を形
成する工程とを有することを特徴とする。
【００１４】本発明の原理は、多結晶シリコン層のエッ
チング工程時に多結晶シリコン層が下地膜に対し５：１
〜５００：１のエッチング選択比を有する場合、多結晶
シリコン層のパターニング工程時に発生するノッチング
現象を利用し、金属配線領域であるトレンチとビアコン
タクトホールが形成される領域に下部が側面エッチング
された“Ｔ”字形態の多結晶シリコン層パターンを形成
したあと層間絶縁膜を形成し、多結晶シリコン層パター
ンの上部を露出させた後、多結晶シリコン層パターンを
除去して、ミスアライメントすることなくトレンチとビ
アコンタクトホールを同時に形成することである。
【００１５】
【発明の実施の形態】次に、本発明に係る半導体素子の
導電配線形成方法の実施の形態の具体例を図面を参照し
ながら説明する。図６乃至図１１は、本発明に係る半導
体素子の導電配線形成方法を説明するための断面図であ
る。
【００１６】図６を参照すると、先ず、ワードライン、
ビットライン、及びキャパシタ等の下部構造物が形成さ
れた半導体基板３１上部に第１層間絶縁膜３３を形成す
る。その次に、下部金属配線マスクを利用したフォトエ
ッチング工程で第１層間絶縁膜３３をエッチングし、下
部金属配線に予定される部分を露出させるトレンチを形
成する。次に、トレンチに埋め込む下部金属配線用金属
層を全体表面の上部に形成する。この際、下部金属配線
用金属層は銅膜で形成する。その次に、下部金属配線用
金属層をＣＭＰ工程で平坦化させ、下部金属配線３５を
形成する。次に、全体表面の上部に拡散防止膜３７を所
定の厚さに形成する。この際、拡散防止膜３７は、後続
工程で形成される犠牲導電層をエッチングするためのエ
ッチングガスに対し、拡散防止膜３７：犠牲導電層＝
１：５〜１：５００のエッチング選択比の差を有するＳ
ｉ３Ｎ４膜、又はＳｉＣ膜で形成されたものである。
【００１７】その次に図７を参照すると、拡散防止膜３
７の上部に犠牲導電層３９を形成する。この時、犠牲導
電層３９は５０〜３５０℃の温度で５０００〜１２００
０Åの厚さのシリコン層で形成し、ＰＥＣＶＤ（ｐｌａ
ｓｍａ ｅｎｈａｎｃｅｄｃｈｅｍｉｃａｌ ｖａｐｏ
ｒ ｄｅｐｏｓｉｔｉｏｎ）方法、又はＣＶＤ（ｃｈｅ
ｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）方法
で形成する。ここで、犠牲導電層３９は、低い蒸着温度
により結晶構造を有しない非晶質構造のシコリン層で形
成される。また、犠牲導電層３９は、３００〜８５０℃
の温度でＰＥＣＶＤ方法、又はＣＶＤ方法を利用して多
結晶シリコン層にて形成することもできる。
【００１８】次に図８を参照すると、犠牲導電層３９上
部に上部金属配線に予定される部分を保護する感光膜パ
ターン４１を形成する。この時、感光膜パターン４１は
上部金属配線マスクを利用した露光及び現像工程で形成
するが、ビアコンタクトホールが形成される部分は上部
金属配線のみ形成される部分より広く形成し、ドグボー
ン（ｄｏｇ ｂｏｎｅ）形態に形成する。
【００１９】その次に図９を参照すると、感光膜パター
ン４１をエッチングマスクとして犠牲導電層３９をエッ
チングし、上部金属配線及びビアコンタクトプラグの形
態の犠牲導電層パターン４０を形成する。この時、エッ
チング工程は主エッチングガスとしてハロゲン族元素を
用いたＣｘＦｙガス、Ｃｌ２ガス及びＨＢｒガスでなる
群から選択される一つ以上のガスを用い、Ｎ２、Ｏ２、
Ａｒ、Ｈｅ、Ｎｅ及びＫｒ等のプラズマ希釈ガスを補助
エッチングガスとして用いる乾式エッチング工程で行わ
れる。ここで、犠牲導電層３９のエッチング選択比が下
地膜である拡散防止膜３７に対し１０：１以上に大きく
差が出るため、エッチングガスで発生したＣｌ、Ｂｒ等
のラジカル（ｒａｄｉｃａｌ）により犠牲導電層３９の
下部が側面エッチングされる。側面エッチングはノッチ
ングを誘発し、犠牲導電層パターン４０はアンダーカッ
トを有する“Ｔ”字型に形成される。
【００２０】次に図１０を参照すると、感光膜パターン
４１を除去して洗浄工程を進める。この時、感光膜パタ
ーン４１は、Ｏ２ガスにＣｘＦｙガスを添加した混合ガ
スを利用した乾式エッチング工程で除去する。この際、
感光膜パターン４１が除去されるとともに、前工程で発
生した側面ポリマも除去される。その次に、全体表面の
上部に第２層間絶縁膜４３を形成する。この時、第２層
間絶縁膜４３は、粘度及び誘電率が低い有機化学物質
や、あるいはＨＳＱ（ｈｙｄｒｏｇｅｎ ｓｉｌｓｅｓ
ｑｕｉｏｘａｎｅ）、Ｆｏｘ（ｆｌｏｗａｂｌｅｏｘｉ
ｄｅ）のように水素、又はフッ素が含まれる物質を用い
て犠牲導電層パターン４０下部のアンダーカット部分が
完全に埋め込まれるように形成する。次に、第２層間絶
縁膜４３を平坦化エッチングして犠牲導電層パターン４
０を露出させる。
【００２１】その次に図１１を参照すると、露出された
犠牲導電層パターン４０と犠牲導電層パターン４０を除
去して露出された拡散防止膜３７を除去し、下部金属配
線３５を露出させるビアコンタクトホール４５とトレン
チ４７を磁気整列的に形成する。この時、犠牲導電層パ
ターン４０と拡散防止膜３７の除去工程は、第２層間絶
縁膜４３に対しエッチング選択比の差を有するＣｘＦｙ
ガス、Ｃｌ２ガス又はＨＢｒガスを利用した乾式エッチ
ング工程で行うか、酢酸又は窒酸等を利用した湿式エッ
チング工程で行う。ここで、上記エッチング工程は装置
に係りなく、０．５〜１５００ｍＴｏｒｒの圧力下で５
０〜３０００Ｗのソースパワーと０〜２００Ｗのバイア
スパワーを印加し、Ｆ、Ｃｌ、Ｂｒ等のハロゲン族元素
を含むガスを主エッチングガスとし、不活性ガスを補助
ガスとして用いて行う。
【００２２】
【発明の効果】以上で説明したように本発明に係る半導
体素子の導電配線形成方法は、多結晶シリコン層が下地
膜と１０：１以上のエッチング選択比の差を有する場合
に発生されるノッチング現象を利用して金属配線等の導
電配線を形成することにより工程を単純化して素子の動
作特性及び信頼性を向上させる効果がある。
【図面の簡単な説明】
【図１】従来技術の第１実施例に係る半導体素子の導電
配線形成方法でトレンチを形成した後、ビアコンタクト
ホールを形成する工程を示す断面図である。
【図２】従来技術の第２実施例に係る半導体素子の導電
配線形成方法でビアコンタクトホールを形成した後、ト
レンチを形成する工程を示す断面図である。
【図３】従来技術に係る半導体素子の導電配線形成方法
による問題点を示す写真であり、ビアコンタクトホール
形成のあと感光膜パターン除去工程等で用いられるＮ２
ガス、又はＮＨ３ガスによる問題点を示したＳＥＭ写真
である。
【図４】従来技術に係る半導体素子の導電配線形成方法
による問題点を示す写真であり、金属配線間の犠牲誘電
率を低めるため、エッチング停止膜を用いない状態でビ
アコンタクトホール及びトレンチを形成するための乾式
エッチング工程を行う場合を示したＳＥＭ写真である。
【図５】従来技術に係る半導体素子の導電配線形成方法
による問題点を示す写真であり、ビアコンタクトホール
を形成し、ビアコンタクトホールを一部埋め込むトレン
チ形成用感光膜を利用してトレンチをエッチングしたも
のを示したＳＥＭ写真である。
【図６】本発明の第１実施例に係る半導体素子の導電配
線形成方法を説明するための断面図である。
【図７】本発明の第１実施例に係る半導体素子の導電配
線形成方法を説明するための断面図である。
【図８】本発明の第１実施例に係る半導体素子の導電配
線形成方法を説明するための断面図である。
【図９】本発明の第１実施例に係る半導体素子の導電配
線形成方法を説明するための断面図である。
【図１０】本発明の第１実施例に係る半導体素子の導電
配線形成方法を説明するための断面図である。
【図１１】本発明の第１実施例に係る半導体素子の導電
配線形成方法を説明するための断面図である。
【符号の説明】
３１ 半導体基板 ３３ 第１層間絶縁膜 ３５ 下部金属配線 ３７ 拡散防止膜 ３９ 犠牲導電層 ４０ 犠牲導電層パターン ４１ 感光膜パターン ４３ 第２層間絶縁膜 ４５ ビアコンタクトホール ４７ トレンチ
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M104 BB04 CC01 DD02 DD08 DD09 DD15 DD17 DD75 EE08 EE12 EE14 EE17 HH04 HH12 HH14 5F004 AA09 DA00 DA04 DA22 DA23 DA25 DA26 DB01 EA09 EB02 5F033 HH11 JJ01 JJ11 KK01 KK11 MM02 PP06 PP15 QQ08 QQ09 QQ11 QQ15 QQ19 QQ37 QQ48 RR01 RR11 VV00 WW02 XX01 XX03 XX15 XX28

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 シリコン層と下地層のエッチング選択比
    の差により誘発されるノッチング現象を利用し、下部が
    側面エッチングされた“Ｔ”字形態のシリコン層パター
    ンにて導電配線を形成することを特徴とする半導体素子
    の導電配線形成方法。
  2. 【請求項２】 前記下地層は、前記シリコン層とのエッ
    チング選択比が１：５〜５００の絶縁物質にて形成され
    ることを特徴とする請求項１記載の半導体素子の導電配
    線形成方法。
  3. 【請求項３】 半導体基板上部に第１層間絶縁膜を形成
    し、前記第１層間絶縁膜に下部金属配線を形成する工程
    と、 全体表面の上部に拡散防止膜を形成する工程と、 前記拡散防止膜の上部に犠牲導電層を形成する工程と、 前記犠牲導電層を、上部金属配線マスクを利用したフォ
    トエッチング工程で犠牲導電層パターンに形成する工程
    で、前記犠牲導電層パターンの下部側壁がノッチング現
    象により側面エッチングされた“Ｔ”字型犠牲導電層パ
    ターンを形成する工程と、 全体表面の上部に前記犠牲導電層パターンが露出される
    ように平坦化された第２層間絶縁膜を形成する工程と、 前記犠牲導電層パターンを除去して露出された拡散防止
    膜をエッチングし、前記下部金属配線を露出させること
    によりビアコンタクホールとトレンチを同時に形成する
    工程と、 前記ビアコンタクホールとトレンチを埋め込み、前記下
    部金属配線と接続される上部金属配線を形成する工程と
    を有することを特徴とする半導体素子の導電配線形成方
    法。
  4. 【請求項４】 前記犠牲導電層は、シリコン層で形成さ
    れることを特徴とする請求項３記載の半導体素子の導電
    配線形成方法。
  5. 【請求項５】 前記犠牲導電層は、５０〜３００℃の温
    度でＰＥＣＶＤ方法、又はＣＶＤ方法で５０００〜１２
    ０００Åの厚さで形成された非晶質シリコン層であるこ
    とを特徴とする請求項３記載の半導体素子の導電配線形
    成方法。
  6. 【請求項６】 前記犠牲導電層は、３００〜８５０℃の
    温度でＰＥＣＶＤ方法、又はＣＶＤ方法で５０００〜１
    ２０００Åの厚さで形成された多結晶シリコン層である
    ことを特徴とする請求項３記載の半導体素子の導電配線
    形成方法。
  7. 【請求項７】 前記拡散防止膜は、前記犠牲導電層との
    エッチング選択比が１：５〜５００であることを特徴と
    する請求項３記載の半導体素子の導電配線形成方法。
  8. 【請求項８】 前記拡散防止膜は、Ｓｉ３Ｎ４膜又はＳ
    ｉＣ膜で形成され、前記犠牲導電層は、非晶質シリコン
    又はＰＥＣＶＤやＣＶＤ方法で形成された低温ポリシリ
    コンであることを特徴とする請求項７記載の半導体素子
    の導電配線形成方法。
  9. 【請求項９】 前記犠牲導電層のフォトエッチング工程
    は、主エッチングガスとしてハロゲン族元素を用いたＣ
    ｘＦｙガス、Ｃｌ２ガス及びＨＢｒガスでなる群から選
    択される一つ以上の主エッチングガスと、選択的に
    Ｎ２、Ｏ２、Ａｒ、Ｈｅ、Ｎｅ及びＫｒでなる群から選
    択される一つ以上の補助エッチングガスとを用いて乾式
    方法で行われることを特徴とする請求項３記載の半導体
    素子の導電配線形成方法。
  10. 【請求項１０】 前記第２層間絶縁膜は、水素又はフッ
    素を含む酸化膜、又は、粘度及び誘電率が低い有機化学
    的物質で形成されることを特徴とする請求項３記載の半
    導体素子の導電配線形成方法。
  11. 【請求項１１】 前記犠牲導電層パターンは、前記第２
    層間絶縁膜に対しエッチング選択比の差を有するＣｘＦ
    ｙガス、Ｃｌ２ガス、及びＨＢｒでなる群から任意に選
    択される一つのガス又はこれらのガスの組合せを利用し
    た乾式方法で除去されることを特徴とする請求項３記載
    の半導体素子の導電配線形成方法。
  12. 【請求項１２】 前記犠牲導電層パターンは、前記第２
    層間絶縁膜に対しエッチング選択比の差を有する酢酸や
    窒酸を利用した湿式方法で除去されることを特徴とする
    請求項３記載の半導体素子の導電配線形成方法。
JP2002255978A 2001-10-23 2002-08-30 半導体素子の導電配線形成方法 Expired - Fee Related JP3829162B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2001-0065456A KR100433091B1 (ko) 2001-10-23 2001-10-23 반도체소자의 도전배선 형성방법
KR2001-065456 2001-10-23

Publications (2)

Publication Number Publication Date
JP2003133415A true JP2003133415A (ja) 2003-05-09
JP3829162B2 JP3829162B2 (ja) 2006-10-04

Family

ID=19715337

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002255978A Expired - Fee Related JP3829162B2 (ja) 2001-10-23 2002-08-30 半導体素子の導電配線形成方法

Country Status (3)

Country Link
US (2) US6800550B2 (ja)
JP (1) JP3829162B2 (ja)
KR (1) KR100433091B1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007013085A (ja) * 2005-06-30 2007-01-18 Hynix Semiconductor Inc 半導体素子の製造方法

Families Citing this family (114)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100487948B1 (ko) * 2003-03-06 2005-05-06 삼성전자주식회사 이중 다마신 기술을 사용하여 비아콘택 구조체를 형성하는방법
JP4571785B2 (ja) * 2003-05-30 2010-10-27 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US20050269644A1 (en) * 2004-06-08 2005-12-08 Brask Justin K Forming integrated circuits with replacement metal gate electrodes
US20060065622A1 (en) * 2004-09-27 2006-03-30 Floyd Philip D Method and system for xenon fluoride etching with enhanced efficiency
US7553684B2 (en) * 2004-09-27 2009-06-30 Idc, Llc Method of fabricating interferometric devices using lift-off processing techniques
US7416953B2 (en) * 2005-10-31 2008-08-26 Taiwan Semiconductor Manufacturing Co., Ltd. Vertical MIM capacitors and method of fabricating the same
US7763546B2 (en) * 2006-08-02 2010-07-27 Qualcomm Mems Technologies, Inc. Methods for reducing surface charges during the manufacture of microelectromechanical systems devices
KR100914976B1 (ko) * 2007-03-30 2009-09-02 주식회사 하이닉스반도체 반도체 소자의 제조방법
US7719754B2 (en) * 2008-09-30 2010-05-18 Qualcomm Mems Technologies, Inc. Multi-thickness layers for MEMS and mask-saving sequence for same
KR101070289B1 (ko) * 2009-12-30 2011-10-06 주식회사 하이닉스반도체 반도체 장치 제조방법
US9324576B2 (en) 2010-05-27 2016-04-26 Applied Materials, Inc. Selective etch for silicon films
US10283321B2 (en) 2011-01-18 2019-05-07 Applied Materials, Inc. Semiconductor processing system and methods using capacitively coupled plasma
US8999856B2 (en) 2011-03-14 2015-04-07 Applied Materials, Inc. Methods for etch of sin films
US9064815B2 (en) 2011-03-14 2015-06-23 Applied Materials, Inc. Methods for etch of metal and metal-oxide films
US9267739B2 (en) 2012-07-18 2016-02-23 Applied Materials, Inc. Pedestal with multi-zone temperature control and multiple purge capabilities
CN103578930B (zh) * 2012-07-20 2017-07-14 中芯国际集成电路制造(上海)有限公司 多重图形化的掩膜层的形成方法、半导体结构
US9373517B2 (en) 2012-08-02 2016-06-21 Applied Materials, Inc. Semiconductor processing with DC assisted RF power for improved control
US9132436B2 (en) 2012-09-21 2015-09-15 Applied Materials, Inc. Chemical control features in wafer process equipment
US10256079B2 (en) 2013-02-08 2019-04-09 Applied Materials, Inc. Semiconductor processing systems having multiple plasma configurations
US9362130B2 (en) 2013-03-01 2016-06-07 Applied Materials, Inc. Enhanced etching processes using remote plasma sources
US9040422B2 (en) 2013-03-05 2015-05-26 Applied Materials, Inc. Selective titanium nitride removal
US20140271097A1 (en) 2013-03-15 2014-09-18 Applied Materials, Inc. Processing systems and methods for halide scavenging
US9493879B2 (en) 2013-07-12 2016-11-15 Applied Materials, Inc. Selective sputtering for pattern transfer
US9773648B2 (en) 2013-08-30 2017-09-26 Applied Materials, Inc. Dual discharge modes operation for remote plasma
US9576809B2 (en) 2013-11-04 2017-02-21 Applied Materials, Inc. Etch suppression with germanium
US9520303B2 (en) 2013-11-12 2016-12-13 Applied Materials, Inc. Aluminum selective etch
US9245762B2 (en) 2013-12-02 2016-01-26 Applied Materials, Inc. Procedure for etch rate consistency
US9499898B2 (en) 2014-03-03 2016-11-22 Applied Materials, Inc. Layered thin film heater and method of fabrication
US9299537B2 (en) 2014-03-20 2016-03-29 Applied Materials, Inc. Radial waveguide systems and methods for post-match control of microwaves
US9903020B2 (en) 2014-03-31 2018-02-27 Applied Materials, Inc. Generation of compact alumina passivation layers on aluminum plasma equipment components
US9309598B2 (en) 2014-05-28 2016-04-12 Applied Materials, Inc. Oxide and metal removal
US9496167B2 (en) 2014-07-31 2016-11-15 Applied Materials, Inc. Integrated bit-line airgap formation and gate stack post clean
US9659753B2 (en) 2014-08-07 2017-05-23 Applied Materials, Inc. Grooved insulator to reduce leakage current
US10163778B2 (en) * 2014-08-14 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of damascene structure
US9553102B2 (en) 2014-08-19 2017-01-24 Applied Materials, Inc. Tungsten separation
US9478434B2 (en) 2014-09-24 2016-10-25 Applied Materials, Inc. Chlorine-based hardmask removal
US9613822B2 (en) 2014-09-25 2017-04-04 Applied Materials, Inc. Oxide etch selectivity enhancement
US9355922B2 (en) 2014-10-14 2016-05-31 Applied Materials, Inc. Systems and methods for internal surface conditioning in plasma processing equipment
US9966240B2 (en) 2014-10-14 2018-05-08 Applied Materials, Inc. Systems and methods for internal surface conditioning assessment in plasma processing equipment
US11637002B2 (en) 2014-11-26 2023-04-25 Applied Materials, Inc. Methods and systems to enhance process uniformity
US10224210B2 (en) 2014-12-09 2019-03-05 Applied Materials, Inc. Plasma processing system with direct outlet toroidal plasma source
US10573496B2 (en) 2014-12-09 2020-02-25 Applied Materials, Inc. Direct outlet toroidal plasma source
US9502258B2 (en) 2014-12-23 2016-11-22 Applied Materials, Inc. Anisotropic gap etch
US11257693B2 (en) 2015-01-09 2022-02-22 Applied Materials, Inc. Methods and systems to improve pedestal temperature control
US20160225652A1 (en) 2015-02-03 2016-08-04 Applied Materials, Inc. Low temperature chuck for plasma processing systems
US9728437B2 (en) 2015-02-03 2017-08-08 Applied Materials, Inc. High temperature chuck for plasma processing systems
US9881805B2 (en) 2015-03-02 2018-01-30 Applied Materials, Inc. Silicon selective removal
US9691645B2 (en) 2015-08-06 2017-06-27 Applied Materials, Inc. Bolted wafer chuck thermal management systems and methods for wafer processing systems
US9741593B2 (en) 2015-08-06 2017-08-22 Applied Materials, Inc. Thermal management systems and methods for wafer processing systems
US9349605B1 (en) 2015-08-07 2016-05-24 Applied Materials, Inc. Oxide etch selectivity systems and methods
US10504700B2 (en) 2015-08-27 2019-12-10 Applied Materials, Inc. Plasma etching systems and methods with secondary plasma injection
US10522371B2 (en) 2016-05-19 2019-12-31 Applied Materials, Inc. Systems and methods for improved semiconductor etching and component protection
US10504754B2 (en) 2016-05-19 2019-12-10 Applied Materials, Inc. Systems and methods for improved semiconductor etching and component protection
US9865484B1 (en) 2016-06-29 2018-01-09 Applied Materials, Inc. Selective etch using material modification and RF pulsing
US10062575B2 (en) 2016-09-09 2018-08-28 Applied Materials, Inc. Poly directional etch by oxidation
US10629473B2 (en) 2016-09-09 2020-04-21 Applied Materials, Inc. Footing removal for nitride spacer
US10062585B2 (en) 2016-10-04 2018-08-28 Applied Materials, Inc. Oxygen compatible plasma source
US9721789B1 (en) 2016-10-04 2017-08-01 Applied Materials, Inc. Saving ion-damaged spacers
US10546729B2 (en) 2016-10-04 2020-01-28 Applied Materials, Inc. Dual-channel showerhead with improved profile
US9934942B1 (en) 2016-10-04 2018-04-03 Applied Materials, Inc. Chamber with flow-through source
US10062579B2 (en) 2016-10-07 2018-08-28 Applied Materials, Inc. Selective SiN lateral recess
US9947549B1 (en) 2016-10-10 2018-04-17 Applied Materials, Inc. Cobalt-containing material removal
US10163696B2 (en) 2016-11-11 2018-12-25 Applied Materials, Inc. Selective cobalt removal for bottom up gapfill
US9768034B1 (en) 2016-11-11 2017-09-19 Applied Materials, Inc. Removal methods for high aspect ratio structures
US10242908B2 (en) 2016-11-14 2019-03-26 Applied Materials, Inc. Airgap formation with damage-free copper
US10026621B2 (en) 2016-11-14 2018-07-17 Applied Materials, Inc. SiN spacer profile patterning
US10566206B2 (en) 2016-12-27 2020-02-18 Applied Materials, Inc. Systems and methods for anisotropic material breakthrough
US10403507B2 (en) 2017-02-03 2019-09-03 Applied Materials, Inc. Shaped etch profile with oxidation
US10431429B2 (en) 2017-02-03 2019-10-01 Applied Materials, Inc. Systems and methods for radial and azimuthal control of plasma uniformity
US10043684B1 (en) 2017-02-06 2018-08-07 Applied Materials, Inc. Self-limiting atomic thermal etching systems and methods
US10319739B2 (en) 2017-02-08 2019-06-11 Applied Materials, Inc. Accommodating imperfectly aligned memory holes
US10943834B2 (en) 2017-03-13 2021-03-09 Applied Materials, Inc. Replacement contact process
US10319649B2 (en) 2017-04-11 2019-06-11 Applied Materials, Inc. Optical emission spectroscopy (OES) for remote plasma monitoring
US11276559B2 (en) 2017-05-17 2022-03-15 Applied Materials, Inc. Semiconductor processing chamber for multiple precursor flow
US11276590B2 (en) 2017-05-17 2022-03-15 Applied Materials, Inc. Multi-zone semiconductor substrate supports
US10049891B1 (en) 2017-05-31 2018-08-14 Applied Materials, Inc. Selective in situ cobalt residue removal
US10497579B2 (en) 2017-05-31 2019-12-03 Applied Materials, Inc. Water-free etching methods
US10920320B2 (en) 2017-06-16 2021-02-16 Applied Materials, Inc. Plasma health determination in semiconductor substrate processing reactors
US10541246B2 (en) 2017-06-26 2020-01-21 Applied Materials, Inc. 3D flash memory cells which discourage cross-cell electrical tunneling
US10727080B2 (en) 2017-07-07 2020-07-28 Applied Materials, Inc. Tantalum-containing material removal
US10541184B2 (en) 2017-07-11 2020-01-21 Applied Materials, Inc. Optical emission spectroscopic techniques for monitoring etching
US10354889B2 (en) 2017-07-17 2019-07-16 Applied Materials, Inc. Non-halogen etching of silicon-containing materials
US10043674B1 (en) 2017-08-04 2018-08-07 Applied Materials, Inc. Germanium etching systems and methods
US10170336B1 (en) 2017-08-04 2019-01-01 Applied Materials, Inc. Methods for anisotropic control of selective silicon removal
US10297458B2 (en) 2017-08-07 2019-05-21 Applied Materials, Inc. Process window widening using coated parts in plasma etch processes
US10128086B1 (en) 2017-10-24 2018-11-13 Applied Materials, Inc. Silicon pretreatment for nitride removal
US10283324B1 (en) 2017-10-24 2019-05-07 Applied Materials, Inc. Oxygen treatment for nitride etching
US10256112B1 (en) 2017-12-08 2019-04-09 Applied Materials, Inc. Selective tungsten removal
US10903054B2 (en) 2017-12-19 2021-01-26 Applied Materials, Inc. Multi-zone gas distribution systems and methods
US11328909B2 (en) 2017-12-22 2022-05-10 Applied Materials, Inc. Chamber conditioning and removal processes
US10854426B2 (en) 2018-01-08 2020-12-01 Applied Materials, Inc. Metal recess for semiconductor structures
US10964512B2 (en) 2018-02-15 2021-03-30 Applied Materials, Inc. Semiconductor processing chamber multistage mixing apparatus and methods
US10679870B2 (en) 2018-02-15 2020-06-09 Applied Materials, Inc. Semiconductor processing chamber multistage mixing apparatus
TWI716818B (zh) 2018-02-28 2021-01-21 美商應用材料股份有限公司 形成氣隙的系統及方法
US10593560B2 (en) 2018-03-01 2020-03-17 Applied Materials, Inc. Magnetic induction plasma source for semiconductor processes and equipment
US10319600B1 (en) 2018-03-12 2019-06-11 Applied Materials, Inc. Thermal silicon etch
US10497573B2 (en) 2018-03-13 2019-12-03 Applied Materials, Inc. Selective atomic layer etching of semiconductor materials
CN108470715B (zh) * 2018-04-04 2020-08-28 华越微电子有限公司 一种双层布线平坦化加工工艺
US10573527B2 (en) 2018-04-06 2020-02-25 Applied Materials, Inc. Gas-phase selective etching systems and methods
US10490406B2 (en) 2018-04-10 2019-11-26 Appled Materials, Inc. Systems and methods for material breakthrough
US10699879B2 (en) 2018-04-17 2020-06-30 Applied Materials, Inc. Two piece electrode assembly with gap for plasma control
US10886137B2 (en) 2018-04-30 2021-01-05 Applied Materials, Inc. Selective nitride removal
US10755941B2 (en) 2018-07-06 2020-08-25 Applied Materials, Inc. Self-limiting selective etching systems and methods
US10872778B2 (en) 2018-07-06 2020-12-22 Applied Materials, Inc. Systems and methods utilizing solid-phase etchants
US10672642B2 (en) 2018-07-24 2020-06-02 Applied Materials, Inc. Systems and methods for pedestal configuration
US10892198B2 (en) 2018-09-14 2021-01-12 Applied Materials, Inc. Systems and methods for improved performance in semiconductor processing
US11049755B2 (en) 2018-09-14 2021-06-29 Applied Materials, Inc. Semiconductor substrate supports with embedded RF shield
US11062887B2 (en) 2018-09-17 2021-07-13 Applied Materials, Inc. High temperature RF heater pedestals
US11417534B2 (en) 2018-09-21 2022-08-16 Applied Materials, Inc. Selective material removal
US11682560B2 (en) 2018-10-11 2023-06-20 Applied Materials, Inc. Systems and methods for hafnium-containing film removal
US11121002B2 (en) 2018-10-24 2021-09-14 Applied Materials, Inc. Systems and methods for etching metals and metal derivatives
US11437242B2 (en) 2018-11-27 2022-09-06 Applied Materials, Inc. Selective removal of silicon-containing materials
US11721527B2 (en) 2019-01-07 2023-08-08 Applied Materials, Inc. Processing chamber mixing systems
US10920319B2 (en) 2019-01-11 2021-02-16 Applied Materials, Inc. Ceramic showerheads with conductive electrodes

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR940007666B1 (ko) * 1990-12-26 1994-08-22 재단법인 한국전자통신연구소 이중층의 내열성 게이트를 사용한 자기정렬형 GaAs 전계효과 트랜지스터의 제조방법
JPH06267843A (ja) * 1993-03-10 1994-09-22 Hitachi Ltd パターン形成方法
US6528363B2 (en) * 2001-03-19 2003-03-04 International Business Machines Corporation Fabrication of notched gates by passivating partially etched gate sidewalls and then using an isotropic etch
KR100355035B1 (en) * 2001-04-03 2002-10-05 Samsung Electronics Co Ltd Method for fabricating semiconductor device by using notch gate

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007013085A (ja) * 2005-06-30 2007-01-18 Hynix Semiconductor Inc 半導体素子の製造方法

Also Published As

Publication number Publication date
JP3829162B2 (ja) 2006-10-04
US6800550B2 (en) 2004-10-05
KR20030034501A (ko) 2003-05-09
US20030077894A1 (en) 2003-04-24
US20040161921A1 (en) 2004-08-19
US6939798B2 (en) 2005-09-06
KR100433091B1 (ko) 2004-05-28

Similar Documents

Publication Publication Date Title
JP2003133415A (ja) 半導体素子の導電配線形成方法
JP3300643B2 (ja) 半導体装置の製造方法
JPH09148433A (ja) 半導体装置及びその製造方法
JP2010161166A (ja) 配線の形成方法
JP3786413B2 (ja) 半導体素子の形成方法
JP2008047582A (ja) 半導体装置の製造方法及び半導体装置
US7183202B2 (en) Method of forming metal wiring in a semiconductor device
JP4634180B2 (ja) 半導体装置及びその製造方法
KR100390996B1 (ko) 금속 배선 형성 방법
JPH08181146A (ja) 半導体装置の製造方法
KR101103550B1 (ko) 반도체 소자의 금속배선 형성방법
KR100307561B1 (ko) 반도체소자의 금속배선 형성방법_
KR100784074B1 (ko) 반도체 소자의 비트 라인 형성 방법
KR101113768B1 (ko) 듀얼 다마신 공정을 이용하는 반도체 소자의 제조 방법
KR100430688B1 (ko) 반도체소자의콘택홀형성방법
KR100597090B1 (ko) 반도체 소자의 게이트 전극 형성방법
KR100506050B1 (ko) 반도체소자의 콘택 형성방법
KR100395907B1 (ko) 반도체소자의 배선 형성방법
KR100599972B1 (ko) 반도체 소자의 형성 방법
KR100456421B1 (ko) 반도체 소자의 제조 방법
KR100673238B1 (ko) 반도체 소자의 다마신 패턴 형성 방법
KR100808369B1 (ko) 반도체 소자의 제조방법
KR101035644B1 (ko) 반도체 소자의 제조방법
JP2001156169A (ja) 半導体集積回路装置の製造方法
KR20050032308A (ko) 반도체 소자의 금속배선 형성방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20040506

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20051014

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20051025

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060125

TRDD Decision of grant or rejection written
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20060201

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20060517

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20060524

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20060609

R150 Certificate of patent or registration of utility model

Ref document number: 3829162

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090721

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100721

Year of fee payment: 4

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100721

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110721

Year of fee payment: 5

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110721

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120721

Year of fee payment: 6

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130721

Year of fee payment: 7

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees