KR100599972B1 - 반도체 소자의 형성 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 형성 방법에 관한 것으로, 특히 금속 배선을 Cu로 형성하면서 높은 단차의 다마신 패턴을 형성해야 하는데 이 과정에서 비아 콘택홀을 형성 시 하부 금속 배선에 손상이 가해지는 문제 및 콘택홀의 크기 조절 문제가 발생하므로, 이를 방지하기 위하여 금속 배선용 다마신 패턴을 형성하는데 있어서 금속 배선용 트렌치 산화막을 형성하기 전에 비아 콘택홀만을 먼저 소정 깊이 식각하고, 비아 콘택홀을 보호하는 라이너 질화막을 형성한 후 금속 배선용 트렌치를 형성함으로써 금속 배선층을 안정적으로 형성하고 높은 Q(Quality factor: 충실도)를 얻을 수 있는 반도체 소자의 형성 방법에 관한 것이다.

Description

반도체 소자의 형성 방법{METHOD FOR FORMING SEMICONDUCTOR DEVICE}
도 1a 및 1b는 종래 기술에 따른 반도체 소자의 금속 배선 형성 방법을 도시한 단면도들.
도 2a 내지 도 2e는 종래 기술에 따른 반도체 소자의 금속 배선 형성 방법을 도시한 단면도들.
도 3 및 도 4는 종래 기술에 따른 비아 콘택홀을 나타낸 평면 사진들.
도 5a 내지 도 5d는 본 발명에 따른 반도체 소자의 금속 배선 형성 방법을 도시한 단면도들.
본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로, 금속 배선을 Cu로 형성하면서 높은 단차의 다마신 패턴을 형성해야 하는데 이 과정에서 비아 콘택홀을 형성 시 하부 금속 배선에 손상이 가해지는 문제 및 콘택홀의 크기 조절 문제가 발생하므로, 이를 방지하기 위하여 금속 배선용 다마신 패턴을 형성하는데 있어서 금속 배선용 트렌치 산화막을 형성하기 전에 비아 콘택홀만을 먼저 소정 깊이 식각하고, 비아 콘택홀을 보호하는 라이너 질화막을 형성한 후 금속 배선용 트렌치 를 형성함으로써 금속 배선층을 안정적으로 형성하고 높은 Q(Quality factor: 충실도)를 얻을 수 있는 반도체 소자의 형성 방법에 관한 것이다.
반도체 소자가 고집적화 되면서 금속 배선 사이의 간격이 점점 미세해졌다. 특히 고집적 RF(Radio Frequency) 또는 CMOS(Complementary Metal Oxide Semiconductor) 회로의 반도체 소자는 높은 Q 값을 요구한다. 높은 Q 값을 확보하기 위해서는 금속 배선에서 발생되는 기생 저항 성분을 감소시키고 누설 전류(Leakage Current)에 의한 손실을 줄여야 한다. 저항을 감소시키는 방법으로는 금속 배선의 두께를 증가시키거나 저항이 낮은 Cu 배선을 사용하는 것이 있다. 그러나, 금속 배선의 두께를 증가시키는 데는 한계가 있으므로 0.5㎛이하의 반도체 소자 공정에서는 모두 Cu 금속 배선을 사용하고 있다. 또한, 누설 전류를 감소시키기 위해서는 금속 배선을 서로 연결하는 비아 콘택 형성 방법을 잘 조절하여야 한다.
도 1a 및 1b는 종래 기술에 따른 반도체 소자의 금속 배선 형성 방법을 도시한 단면도들이다.
도 1a를 참조하면, 금속 배선(10) 상부에 확산방지 질화막(20) 비아 콘택 형성용 제 1 산화막(30), 식각정지 질화막(40), 금속 배선 트렌치용 제 2 산화막(50) 및 하드마스크층(60)을 형성한 후 비아 콘택 마스크를 이용한 식각 공정으로 비아 콘택홀(70)을 형성한다. 이때, 비아 콘택홀(70)은 지름이 작고 제 2 산화막(50)에서부터 식각되므로 그 높이가 매우 높다. 따라서, 이를 식각하기 위해서는 두꺼운 감광막 패턴이 필요하다. 그러나 감광막 패턴의 두께를 무한정 높일 수 없으므로 공정 마진을 확보하는데 어려움이 있다. 또한, 식각 공정이 시간이 길어지면서 콘 택홀(70) 상부의 지름이 넓어져 올바른 CD(Critical Dimension) 확보가 어렵고 균일한 크기의 콘택홀(70)을 형성하는데는 한계가 있다. 뿐만 아니라, 비아 콘택홀(70)을 식각하면서 하부의 확산방지 질화막(20)에 손상을 가하여 펀치쓰루(Punch Through)에 의한 누설전류를 유발시킬 위험이 있다.
도 1b를 참조하면, 금속 배선용 트렌치(80)를 형성한다. 이때, 하부 금속 배선(10)을 보호하기 위해 비아 콘택홀(70) 내에 반사방지막(미도시)을 매립하고 식각 공정을 수행한다. 그러나, 하드마스크층(60)을 식각하는 단계에서 반사방지막에 심한 손실이 발생하여 금속 배선(10)이 노출되고 후속의 제 2 산화막 식각 단계에서 금속 배선(10)이 산화되는 문제가 발생한다.
상기 문제를 해결하기 위하여 먼저 비아 콘택 형성용 산화막만 형성하여 비아 콘택홀을 형성하는 식각 공정을 진행한 후에, 다시 금속 배선 트렌치용 산화막을 형성하는 방법을 사용하였다.
도 2a 내지 도 2e는 종래 기술에 따른 반도체 소자의 금속 배선 형성 방법을 도시한 단면도들이다.
도 2a를 참조하면, 금속 배선(10) 상부에 확산방지막(20), 비아 콘택용 제 1 산화막(30) 및 식각정지막(40)을 순차적으로 형성한다. 이때, 식각정지막(40) 상기 도 1의 공정 보다 2 ~ 3배 더 두껍게 형성한다.
도 2b를 참조하면, 식각정지막(40) 상부에 비아 콘택을 정의하는 감광막 패턴(90)을 형성한다.
도 2c를 참조하면, 감광막 패턴(90)을 식각 마스크로 식각정지막(40) 및 소 정 깊이의 제 1 산화막(30)을 형성하여 비아 콘택홀(70)을 형성한다. 이때, 비아 콘택홀(70)은 확산방지막(20)을 노출시키지 않는 깊이만큼 식각되는 것이 바람직하다.
도 2d를 참조하면, 전체 표면에 금속 배선 트렌치용 제 2 산화막(50)을 형성한다. 이때, 비아 콘택홀(70)은 완전히 매립한다.
도 2e를 참조하면, 제 2 산화막(50)을 식각하여 금속 배선용 트렌치(80)를 형성하고, 노출된 식각정지막(40)을 이용한 자기 정렬 방식의 비아 콘택홀 식각 방법을 사용하여 확산방지막(20)을 노출 시키는 비아 콘택홀(70)을 형성한다. 이때, 식각정지막(40)이 식각 마스크로서의 기능을 제대로 수행하지 못하여 비아 콘택홀(70)의 크기가 확대되는 문제가 발생한다.
도 3 및 도 4는 종래 기술에 따른 비아 콘택홀을 나타낸 평면 사진들이다.
도 3은 상기 도 2c의 단계에서 비아 콘택홀을 형성한 후 촬영한 평면 사진이다. 본래의 비아 콘택홀 크기 대로 형성된 모양을 나타내고 있다.
도 4는 상기 도 2e의 단계에서 자기 정렬 방식의 비아 콘택홀 식각 방법을 사용한 후 촬영한 평면 사진이다. 도 3의 본래 비아 콘택홀 크기보다 더 크게 확대된 것을 볼 수 있다.
상술한 바와 같이, 고집적 반도체 소자의 금속 배선을 형성하는데 있어서 다마신 패턴 형성을 위한 감광막 마진 확보 문제, 하부 금속 배선이 노출되어 산화되면서 누설 전류가 증가하는 문제 및 비아 콘택홀의 크기 조절이 어렵게 되어 금속 배선 간에 단락 현상이 발생하는 문제가 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 금속 배선용 다마신 패턴을 형성하는데 있어서 금속 배선용 트렌치 산화막을 형성하기 전에 비아 콘택홀만을 먼저 소정 깊이 식각하고, 비아 콘택홀을 보호하는 라이너 질화막을 형성한 후 금속 배선용 트렌치를 형성함으로써 금속 배선층을 안정적으로 형성하고 높은 Q(Quality factor: 충실도)를 얻을 수 있는 반도체 소자의 형성 방법을 제공하는 것을 그 목적으로 한다.
본 발명은 상기와 같은 목적을 달성하기 위한 것으로서,
(a) 하부 금속 배선을 구비한 반도체 기판 전면에 확산방지막, IMD(Inter Metal Dielectric) 절연막 및 식각정지막을 순차적으로 형성하는 단계와,
(b) 상기 식각정지막 및 IMD(Inter Metal Dielectric) 절연막을 식각하여 확산 방지막을 노출시키는 비아 콘택홀을 형성하는 단계와,
(c) 상기 비아 콘택홀 및 전체 표면에 라이너 질화막을 형성하는 단계와,
(d) 상기 반도체 기판 전면에 산화막을 형성한 후 식각하여 상기 식각정지막을 노출시키는 금속 배선용 트렌치를 형성하는 단계 및
(e) 상기 식각정지막을 하드마스크로 자기정렬 방식의 비아 에치를 실시하여 상기 비아 콘택홀 하부의 확산방지막을 제거하는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 형성 방법에 관하여 상세히 설명하면 다음과 같다.
도 5a 내지 도 5d는 본 발명에 따른 반도체 소자의 금속 배선 형성 방법을 도시한 단면도들이다.
도 5a를 참조하면, 하부 금속 배선(100)을 구비한 반도체 기판 전면에 확산방지막(120), IMD(Inter Metal Dielectric) 절연막(130) 및 식각정지막(140)을 순차적으로 형성한다. 다음에는, 식각정지막(140) 상부에 비아 콘택홀을 정의하는 감광막 패턴(190)을 형성한다. 이때, 식각정지막(140) 및 IMD(Inter Metal Dielectric) 절연막(130)만을 식각하므로 감광막을 두껍게 형성하지 않아도 된다. 따라서, 공정 마진을 확보하는데 유리하게 된다.
도 5b를 참조하면, 감광막 패턴(190)을 마스크로 식각정지막(140) 및 IMD(Inter Metal Dielectric) 절연막(130)을 식각하여 확산방지막을 노출시키는 비아 콘택홀(170)을 형성한다. 이때, CxFy/O2/Ar의 혼합가스를 이용하여 식각하며 확산방지막(120) 위에서 식각이 종료되도록 식각 공정을 조절하는 것이 바람직하다. x,y 의 값을 높이고 O2의 유량을 감소시키면 IMD(Inter Metal Dielectric) 절연막(130)과 확산방지막(120)의 식각 선택비가 높아지므로 식각 공정을 조절하는 것이 용이해 진다.
도 5c를 참조하면, 비아 콘택홀(170) 및 전체 표면에 라이너 질화막(145)을 형성한다. 이때, 라이너 질화막(145)을 형성하는 것은 비아 콘택홀(170)의 크기가 증가하는 것을 방지하기 위한 것이다.
도 5d를 참조하면, 반도체 기판 전면에 산화막(150)을 형성한 후 식각정지막(140)을 노출시키는 금속 배선용 트렌치(180)를 형성한다.
다음에는, 노출된 식각정지막(140)을 하드마스크로 자기정렬 방식의 비아 에치를 실시하여 비아 콘택홀(170) 하부의 확산방지막을 제거한다. 이때, 비아 콘택홀(170)의 측벽에 형성된 라이너 질화막(145)에 의해서 비아 콘택홀(180)의 크기가 확대되는 현상이 발생하지 않는다.
이상에서 설명한 바와 같이, 본 발명은 금속 배선용 다마신 패턴을 형성하는데 있어서 금속 배선용 트렌치 산화막을 형성하지 않고 비아 콘택홀만을 먼저 소정 깊이 식각하고, 비아 콘택홀을 보호하는 라이너 질화막을 형성한 후 금속 배선용 트렌치를 형성함으로써, 다마신 패턴 형성을 위한 감광막을 두껍게 형성해야 할 필요가 없어지므로 마진 확보가 유리하고, 하부 금속 배선이 노출되어 산화되면서 누설 전류가 증가하는 문제를 방지할 수 있다. 또한, 비아 콘택홀의 크기가 확대 되어 금속 배선 간에 단락되는 현상을 방지하여 금속 배선층을 안정적으로 형성하고 높은 Q(Quality factor: 충실도)를 얻을 수 있는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (2)

  1. (a) 하부 금속 배선을 구비한 반도체 기판 전면에 확산방지막, IMD 절연막 및 식각정지막을 순차적으로 형성하는 단계;
    (b) 상기 식각정지막 및 IMD 절연막을 식각하여 확산 방지막을 노출시키는 비아 콘택홀을 형성하는 단계;
    (c) 상기 비아 콘택홀 및 전체 표면에 라이너 질화막을 형성하는 단계;
    (d) 상기 반도체 기판 전면에 산화막을 형성한 후 식각하여 상기 식각정지막을 노출시키는 금속 배선용 트렌치를 형성하는 단계; 및
    (e) 상기 식각정지막을 하드마스크로 자기정렬 방식의 비아 에치를 실시하여 상기 비아 콘택홀 하부의 확산방지막을 제거하는 단계를 포함하는 것을 특징으로하는 반도체 소자의 형성 방법.
  2. 제 1항에 있어서,
    상기 (b) 단계의 비아 콘택홀을 형성하는 단계는 CF/O2/Ar의 혼합가스를 이용하여 확산방지막을 노출시키는 것을 특징으로 하는 반도체 소자의 형성 방법.
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