KR101026372B1 - 반도체 장치의 비트라인 형성방법 - Google Patents

Abstract

본 발명은 반도체 장치의 비트라인 형성방법에 관한 것으로, 셀 트랜지스터의 상부에 절연막을 증착하고, 그 절연막의 콘택홀을 통해 셀 트랜지스터의 비트라인 노드인 이온주입영역에 접하는 금속층을 증착하는 단계와, 상기 금속층의 상부에 하드마스크 질화막을 증착하고, 그 하드마스크 질화막을 패터닝하되 하드마스크 질화막 패턴의 상부면의 면적이 하부면의 면적보다 더 넓게 되도록 패터닝하는 단계와, 상기 하드마스크 질화막을 식각마스크로 사용하여 하부의 금속층을 식각하여 비트라인을 형성하되, 그 비트라인의 상부면의 면적이 하부면의 면적보다 좁도록 식각하는 단계와, 상기 비트라인 및 하드마스크 질화막 패턴의 전면에 비트라인 측벽을 형성하는 단계로 이루어진다. 이와 같은 구성에 의하여 본 발명은 비트라인과 비트라인의 형성을 위한 하드마스크 질화막의 형상을 변경하여, 셀 커패시터 노드의 형성을 위한 콘택홀의 형성 마진을 확보하여 비트라인과 셀 커패시터 노드가 쇼트되는 것을 방지할 수 있는 효과가 있으며, 하드마스크 질화막의 식각에 의해 발생하는 폴리머에 의해 커패시터 노드의 콘택저항이 증가하는 것을 줄일 수 있는 효과가 있다.

Description

반도체 장치의 비트라인 형성방법{manufacturing method for bit-line in semiconductor device}

도 1은 종래 반도체 장치의 비트라인 형성방법의 문제점을 설명하기 위한 단면도.

도 2a 내지 도 2c는 본 발명에 따르는 반도체 장치의 비트라인 형성공정 수순단면도.

*도면의 주요 부분에 대한 부호의 설명*

10:절연막 11:배리어 금속

12:텅스텐 실리사이드 13:하드마스크 질화막

14:비트라인 측벽 15:층간절연막

본 발명은 반도체 장치의 비트라인 형성방법에 관한 것으로, 특히 비트라인 의 형성 후, 셀 커패시터를 형성하기 위한 마스크의 오정렬이 발생하여도 비트라인과 셀 커패시터의 쇼트를 방지할 수 있는 반도체 장치의 비트라인 형성방법에 관한 것이다.

일반적으로 반도체 장치의 집적도가 심화되면서 마스크의 오정렬에 의해 기 형성된 구조물이 손상될 확률이 증가하고 있다.

특히 기형성된 구조물이 도전체인 경우에는 도전체 간의 쇼트가 발생하여 반도체 장치 전체의 신뢰성을 저하시키게 된다.

종래 반도체 장치의 비트라인 형성방법은 비트라인을 형성한 후, 그 비트라인의 측면에 측벽을 형성한 후, 후속공정인 셀 커패시터의 노드를 형성하는 공정을 수행하였으며, 이때 발생할 수 있는 문제점을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

도 1은 종래 비트라인의 제조 후, 셀 커패시터의 노드를 형성하는 과정에서 마스크가 오정렬된 상태로 셀 커패시터 노드를 형성한 상태의 단면도로서, 이에 도시한 바와 같이 비트라인(1)의 상부에 위치하는 하드마스크 질화막(2)과 그 하드 마스크 질화막(2)과 비트라인(1)의 측면에 측벽(3)이 형성되어 있다.

그 구조의 상부전면에는 층간절연막(4)이 형성되어 있으며, 그 층간절연막에 콘택홀을 형성하여 액티브 영역의 일부를 노출시키는 콘택홀 형성공정을 수행하고, 그 콘택홀 내에 커패시터 노드(6)를 형성한다.

이와 같은 과정에서 상기 커패시터 노드(6)의 형성을 위한 콘택홀을 형성시 마스크가 오정렬되면, 도 1에서와 같이 콘택홀이 두 비트라인(1)의 사이에 형성되지 않고, 일측 비트라인(1)측으로 치우쳐 형성될 수 있다.

이때, 상기 비트라인(1)의 상부에 위치하는 하드마스크 질화막(2)의 일부가 식각될 수 있다.

상기 질화막(2)이 식각되면 그 식각부산물이 파티클로 작용하여 콘택홀의 저면에 위치하여 상기 커패시터 노드(6)와 액티브 영역의 접촉저항을 증가시킬 수 있다.

또한, 상기 마스크의 오정렬상태가 심한 경우, 그 하드마스크 질화막(2)의 하부에 위치하는 비트라인(1)의 일부를 노출시키게 되며, 그 비트라인(1)과 커패시터 노드(6)가 쇼트되어 반도체 장치를 사용할 수 없게 되는 문제점이 있었다.

상기와 같은 문제점을 감안한 본 발명은 커패시터 노드의 형성과정에서 마스크의 정렬 오류가 발생하여도 비트라인과 커패시터 노드가 쇼트되는 것을 방지할 수 있는 반도체 장치의 비트라인 형성방법을 제공함에 그 목적이 있다.

또한 본 발명은 비트라인의 패터닝을 위한 하드마스크 질화막이 식각되는 것을 방지하여 식각 부산물에 의해 커패시터 노드의 콘택 저항이 증가하는 것을 방지할 수 있는 반도체 장치의 비트라인 형성방법을 제공함에 다른 목적이 있다.

상기와 같은 목적을 달성하기 위한 본 발명은 셀 트랜지스터의 상부에 절연막을 증착하고, 그 절연막의 콘택홀을 통해 셀 트랜지스터의 비트라인 노드인 이온주입영역에 접하는 금속층을 증착하는 단계와, 상기 금속층의 상부에 하드마스크 질화막을 증착하고, 그 하드마스크 질화막을 패터닝하되 하드마스크 질화막 패턴의 상부면의 면적이 하부면의 면적보다 더 넓게 되도록 패터닝하는 단계와, 상기 하드마스크 질화막을 식각마스크로 사용하여 하부의 금속층을 식각하여 비트라인을 형성하되, 그 비트라인의 상부면의 면적이 하부면의 면적보다 좁도록 식각하는 단계와, 상기 비트라인 및 하드마스크 질화막 패턴의 전면에 비트라인 측벽을 형성하는 단계로 구성함에 그 특징이 있다.

상기와 같이 구성되는 본 발명에 따르는 반도체 장치의 비트라인 형성방법을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

도 2a 내지 도 2c는 본 발명에 따르는 반도체 장치의 비트라인 제조공정 수순단면도로서, 이에 도시한 바와 같이 비트라인 형성을 위한 배리어 금속(11)과 텅스텐 실리사이드(12)를 순차적으로 증착하고, 그 텅스텐 실리사이드(12)의 상부에 상부면의 면적이 하부면의 면적에 비하여 큰 하드마스크 질화막(13)을 형성하는 단계(도 2a)와, 상기 하드마스크 질화막(13)을 식각마스크로 사용하는 식각공정으로 상기 텅스텐 실리사이드(12)를 식각하여 하부면의 면적이 상부면의 면적보다 크도록 측면이 경사진 텅스텐 실리사이드(12) 패턴을 형성한 후, 그 하부에 노출되는 배리어 금속(11)을 패터닝하여 비트라인을 형성하는 단계(도 2b)와; 상기 구조의 상부전면에 산화막을 증착하여 비트라인 측벽(14)을 형성한 후, 그 상부전면에 두 꺼운 층간 절연막(15)을 형성한 후, 커패시터 노드의 형성을 위한 콘택홀(16)을 형성하는 단계(도 2c)로 이루어진다.

이하, 상기와 같이 구성되는 본 발명을 보다 상세하게 설명한다.

먼저, 도 2a에 도시한 바와 같이 셀 트랜지스터가 형성된 기판의 상부에 절연막(10)을 증착하고, 그 절연막(10)에 콘택홀을 형성하여 상기 셀 트랜지스터의 비트라인 노드 영역인 이온주입영역을 노출시킨다.

그 다음, 상기 구조의 상부전면에 배리어 금속(11)과 텅스텐 실리사이드(12)를 순차적으로 증착하고, 그 텅스텐 실리사이드(12)의 상부전면에 하드마스크 질화막(13)을 증착한다.

그 다음, 상기 하드마스크 질화막(13)을 공정 조건을 변경하여 상부면의 면적이 하부면의 면적에 비하여 큰 형태의 패턴으로 패터닝한다.

하드마스크 질화막(13)을 패터닝하는 공정은 MERIE(Magnetically Enhanced Reactive Ion Etching) 방식의 식각장치를 사용하여 수행한다. 이 경우 식각과정에서 발생되는 폴리머를 감소시키는 조건을 설정하면 상부면의 면적이 하부면의 면적보다 큰 형태의 패턴 프로파일을 형성할 수 있다. 폴리머를 감소시키기 위한 조건의 일 예로서, 마그네틱 플럭스(magnetic flux)를 기존의 50G에서 0G에 가깝게 최소화시킬 수 있으며, 필요한 경우 사용되는 식각가스의 비를 조절할 수도 있다.

이와 같은 하드마스크 질화막(13)의 형상은 커패시터 노드의 형성을 위한 콘택홀을 형성시 커패시터 노드와의 접촉면적을 늘려 마스크의 오정렬이 발생하는 경우에도 그 하드마스크 질화막(13)에 천공이 생겨 비트라인이 노출되는 것을 방지할 수 있게 된다.

그 다음, 도 2b에 도시한 바와 같이 상기 하드마스크 질화막(13)을 식각마스 크로 사용하는 식각공정으로 상기 텅스텐 실리사이드(12)를 패터닝한다.

이때, 식각공정의 조건을 변경하여 상기 식각후 잔존하는 텅스텐 실리사이드(12) 패턴이 그 상부면의 면적이 하부면의 면적보다 좁도록 측면이 경사진 형태로 식각되도록 한다.

이때의 공정조건은 바이어스 파워를 줄이고, 압력을 증가시켜 식각함으로써 식각가스의 민 프리 패스(mean free path)를 감소시켜 입자의 스캐터링(scattering)효과를 증가시켜 등방성 식각함으로써 상기 구조의 텅스텐 실리사이드(12) 패턴을 형성할 수 있게 된다.

상기 구조의 텅스텐 실리사이드(12) 패턴은 커패시터 노드를 형성하기 위한 콘택홀의 형성시 그 마진을 확보할 수 있게 하는 구조를 나타낸다.

즉, 콘택홀의 형상은 상부측이 넓고 하부측이 좁은 형상이며, 상기 텅스텐 실리사이드(12) 패턴인 비트라인의 상부 형상은 상부면이 더 좁은 형상을 가지므로, 콘택홀 형성에 마진을 더 확보할 수 있게 된다.

그 다음, 배리어 금속(11)을 패터닝하여 비트라인을 형성한다.

그 다음, 도 2c에 도시한 바와 같이 상기 구조의 상부전면에 산화막을 증착하여 비트라인 측벽(14)을 형성한다.

그 다음, 상기 구조의 상부전면에 층간절연막(15)을 증착하고, 그 층간절연막에 커패시터 노드의 형성을 위한 콘택홀을 형성한다.

이와 같은 콘택홀의 형성과정에서 마스크가 오정렬되는 경우에도, 상기 하드마스크 질화막(13)과 텅스텐 실리사이드(12)의 형상에 의하여 비트라인이 노출되는 것을 방지하여 커패시터 노드와 비트라인이 쇼트되는 것을 방지할 수 있게 된다.

또한, 콘택홀 형성의 마진을 확보함으로써, 상기 하드마스크 질화막(13)의 식각에 의해 발생되는 폴리머에 의한 콘택저항 증가를 최소화 할 수 있게 된다.

상기한 바와 같이 본 발명은 비트라인과 비트라인의 형성을 위한 하드마스크 질화막의 형상을 변경하여, 셀 커패시터 노드의 형성을 위한 콘택홀의 형성 마진을 확보하여 비트라인과 셀 커패시터 노드가 쇼트되는 것을 방지할 수 있는 효과가 있으며, 하드마스크 질화막의 식각에 의해 발생하는 폴리머에 의해 커패시터 노드의 콘택저항이 증가하는 것을 줄일 수 있는 효과가 있다.

Claims (3)

1. 셀 트랜지스터의 상부에 절연막을 증착하고, 그 절연막의 콘택홀을 통해 셀 트랜지스터의 비트라인 노드인 이온주입영역에 접하는 금속층을 증착하는 단계와,

   상기 금속층의 상부에 하드마스크 질화막을 증착하고, 그 하드마스크 질화막을 패터닝하되 하드마스크 질화막 패턴의 상부면의 면적이 하부면의 면적보다 더 넓게 되도록 패터닝하는 단계와,

   상기 하드마스크 질화막 패턴을 식각마스크로 사용하여 하부의 금속층을 식각하여 비트라인을 형성하되, 그 비트라인의 상부면의 면적이 하부면의 면적보다 좁도록 식각하는 단계와,

   상기 비트라인 및 하드마스크 질화막 패턴의 전면에 비트라인 측벽을 형성하는 단계로 이루어진 것을 특징으로 하는 반도체 장치의 비트라인 형성방법.
2. 제 1항에 있어서, 상기 하드마스크 질화막을 패터닝하는 단계는 MERIE 방식의 식각장치를 사용하여 수행하는 반도체 장치의 비트라인 형성방법.
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