KR100738577B1 - 반도체소자의 콘택 형성 방법 - Google Patents

반도체소자의 콘택 형성 방법 Download PDF

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Abstract

본 발명은 적층콘택에서 하부콘택인 플러그의 CD가 증가하는 것을 방지하고 상부콘택인 비아콘택의 랜딩마진(Via landing margin)을 확보하는데 적합한 반도체소자의 콘택 형성 방법에 관한 것으로, 소정부분이 노출되는 플러그용 콘택홀을 형성하는 단계; 후속 상부콘택의 랜딩면적을 확보하기 위해 습식식각을 통해 상기 플러그용 콘택홀의 입구를 넓혀주는 단계; 상기 넓어진 플러그용 콘택홀에 매립되는 플러그콘택을 형성하는 단계; 상기 플러그콘택이 노출되는 비아홀을 형성하는 단계; 및 상기 비아홀에 매립되어 상기 플러그콘택과 전기적으로 접속되는 비아콘택을 형성하는 단계를 포함하고, 상기 플러그콘택은 텅스텐, 폴리실리콘 또는 알루미늄 중 어느 하나의 전도막을 이용하는 것을 특징으로 한다.
콘택, 비아, 랜딩존, 랜딩마진, 플러그

Description

반도체소자의 콘택 형성 방법{METHOD OF CONTACT IN SEMICONDUCTOR DEVICE}
도 1은 종래기술에 따라 형성된 적층형 콘택을 도시한 도면,
도 2a 내지 도 2c는 본 발명의 실시예에 따른 적층형 콘택의 형성 방법을 도시한 도면,
도 3은 본 발명의 다른 실시예에 따라 형성된 적층형 콘택을 도시한 도면.
*도면의 주요 부분에 대한 부호의 설명
21 : 반도체기판 22 : 게이트전극
23 : 소스/드레인 24 : 제 1 층간절연막
25 : 플러그용 콘택홀 26 : 플러그콘택
27 : 제 2 층간절연막 28 : 비아홀
29 : 비아콘택
본 발명은 반도체소자의 제조 방법에 관한 것으로, 특히 적층콘택(Stack contact)에서 하부콘택(Upper contact)의 랜딩존(Landing zone)을 넓혀주도록 한 콘택(Contact)의 형성 방법에 관한 것이다.
도 1은 종래기술에 따라 형성된 적층형 콘택을 도시한 도면이다.
도 1에 도시된 적층형 콘택의 형성 방법을 개략적으로 설명하면, 게이트전극 (12)과 소스/드레인(13)을 포함한 소정 공정이 완료된 반도체기판(11)상에 제 1 층간절연막(14)을 형성한 후, 상기 제 1 층간절연막(14)을 선택적으로 식각하여 플러그용 콘택홀을 형성한다.
이어서, 상기 플러그용 콘택홀에 매립되는 텅스텐플러그(15)를 형성하고, 상기 텅스텐플러그(15)를 포함한 제 1 층간절연막(14)상에 제 2 층간절연막(16)을 형성한 후, 비아홀 마스크를 이용한 식각으로 상기 텅스텐플러그(15)의 표면이 노출되는 비아홀을 형성한다.
이어서, 상기 비아홀에 매립되어 하부의 텅스텐플러그(15)와 전기적으로 접속되는 알루미늄 비아콘택(17)을 형성하여 적층형 콘택을 완성한다.
상술한 종래기술에 의하면, 적층형 콘택 형성시, 상부콘택인 비아콘택의 랜딩마진을 확보하기 위해 텅스텐플러그의 상부 CD(Critical Dimension)를 키워야 하는데 이를 위해서는 플러그 자체의 CD를 키워야 하므로, 플러그 CD가 차지하는 면적이 커져 하부소자를 구성하는 면적이 증가해 소자크기가 증가하는 문제점이 있다.
본 발명은 상기 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 적층콘택에서 하부콘택인 플러그의 CD가 증가하는 것을 방지하고 상부콘택인 비아콘택의 랜딩마진(Via landing margin)을 확보하는데 적합한 반도체소자의 콘택 형성 방법을 제공함에 그 목적이 있다.
상기의 목적을 달성하기 위한 본 발명의 적층형 콘택 형성 방법은 소정 공정이 완료된 반도체기판의 소정부분이 노출되는 플러그용 콘택홀을 형성하는 단계; 후속 상부콘택의 랜딩면적을 확보하기 위해 습식식각을 통해 상기 플러그용 콘택홀의 입구를 넓혀주는 단계; 상기 넓어진 플러그용 콘택홀에 매립되는 플러그콘택을 형성하는 단계; 상기 플러그콘택이 노출되는 비아홀을 형성하는 단계; 및 상기 비아홀에 매립되어 상기 플러그콘택과 전기적으로 접속되는 비아콘택을 형성하는 단계를 포함하고, 상기 플러그콘택은 텅스텐, 폴리실리콘 또는 알루미늄 중 어느 하나의 전도막을 이용하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 콘택의 형성 방법을 도시한 도면으로서, 하부콘택으로 플러그콘택을 형성하고 상부콘택으로 비아콘택을 형성하여 적층형 콘택을 형성한다.
도 2a에 도시된 바와 같이, 게이트전극(22) 및 소스/드레인(23)을 포함한 소정 공정이 완료된 반도체기판(21)상에 제 1 층간절연막(24)을 형성한 후, 상기 제 1 층간절연막(24)을 선택적으로 식각하여 후속 플러그가 형성될 부분을 노출시키는 플러그용 콘택홀(25)을 형성한다. 여기서, 상기 소정 공정이라 함은 통상의 게이트, 소스/드레인을 형성함을 의미하며, 상기 플러그용 콘택홀은 디자인룰이 허용하는 최소크기로 형성한다.
이어서 후속 상부콘택인 비아콘택의 랜딩존(Landing zone)이 형성되는 플러그용 콘택(25)홀의 상부 CD를 키우기 위해 상기 플러그용 콘택홀(25)의 입구를 습식식각하여 넓혀준다.
도 2b에 도시된 바와 같이, 상기 입구가 넓어진 플러그용 콘택홀(25)을 포함한 전면에 텅스텐, 알루미늄, 폴리실리콘 중 어느 하나를 형성한 후, 에치백(Etch back) 또는 화학적기계적연마(Chemical Mechanical Polishing; CMP)하여 상기 콘택홀(25)에 매립되는 플러그콘택(26)을 형성한다. 이 때, 상기 콘택홀(25)의 입구가 넓어져 있으므로 상기 플러그콘택용 전도막 형성시 단차피복성(Step coverage)을 향상시키고 보이드(Void)의 발생을 최소화시킨다.
이어서 상기 플러그콘택(26)상에 제 2 층간절연막(27)을 형성한 후, 상기 제 2 층간절연막(27)상에 비아홀 마스크(도시 생략)를 형성한다. 이어서, 상기 비아홀 마스크를 이용하여 하부의 제 2 층간절연막(27)을 식각하여 후속 하부콘택인 플러그콘택(26)과 상부콘택인 비아콘택의 전기적 통로인 비아홀(28)을 형성한다.
도 2c에 도시된 바와 같이, 상기 비아홀(28)을 포함한 제 2 층간절연막(27) 상에 알루미늄을 형성한후, 선택적으로 식각하여 상기 비아홀(28)에 매립되는 비아콘택(29)을 형성한다.
이 때, 상기 비아콘택(29)이 하부의 플러그콘택(26)에 랜딩되는 면적은 콘택홀의 습식 식각 타겟을 변경하여 조절할 수 있다.
도 3은 본 발명의 다른 실시예에 따른 적층형 콘택을 도시한 도면으로서, 층간절연막의 두께가 얇아서 후속 비아콘택의 랜딩존을 넓혀주기 위한 습식식각으로 인해 하부 소자가 어택(Attack)을 받을 가능성이 있는 경우, 질화막(30)과 같이 선택비가 우수한 막을 상기 습식식각의 정지막으로 이용한다.
도면에 도시되지 않았지만, 상술한 본 발명의 실시예는 폴리실리콘을 이용한 캐패시터의 스토리지노드콘택에 적용할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같은 본 발명의 콘택 형성 방법은 적층콘택의 하부콘택인 플러그의 CD를 디자인룰이 허용하는 최소크기로 구현할 수 있으므로 반도체소자의 면적을 감소시킬 수 있고, 플러그콘택의 입구를 습식식각으로 넓혀주므로 플러그물질의 단차피복성을 향상시켜 플러그내에 발생할 수 있는 보이드 발생을 최소화해서 콘택 오픈이나 저항 증가를 방지할 수 있는 효과가 있다.
그리고, 콘택홀의 입구를 넓혀주는 습식식각 타겟을 변경하여 상부 콘택이 랜딩되는 면적을 조절 가능하므로, 상부 콘택 오정렬에 대한 마진을 충분히 확보할 수 있는 효과가 있다.

Claims (5)

  1. 삭제
  2. 삭제
  3. 반도체소자의 제조 방법에 있어서,
    소정 공정이 완료된 반도체기판의 소정부분이 노출되는 플러그용 콘택홀을 형성하는 단계;
    후속 상부콘택의 랜딩면적을 확보하기 위해 습식식각을 통해 상기 플러그용 콘택홀의 입구를 넓혀주는 단계;
    상기 넓어진 플러그용 콘택홀에 매립되는 플러그콘택을 형성하는 단계;
    상기 플러그콘택이 노출되는 비아홀을 형성하는 단계; 및
    상기 비아홀에 매립되어 상기 플러그콘택과 전기적으로 접속되는 비아콘택을
    형성하는 단계를 포함하고,
    상기 플러그콘택은 텅스텐, 폴리실리콘 또는 알루미늄 중 어느 하나의 전도막을 이용하는 것을 특징으로 하는 적층형 콘택의 형성 방법.
  4. 반도체소자의 제조 방법에 있어서,
    소정 공정이 완료된 반도체기판의 소정부분이 노출되는 플러그용 콘택홀을 형성하는 단계;
    후속 상부콘택의 랜딩면적을 확보하기 위해 습식식각을 통해 상기 플러그용 콘택홀의 입구를 넓혀주는 단계;
    상기 넓어진 플러그용 콘택홀에 매립되는 플러그콘택을 형성하는 단계;
    상기 플러그콘택이 노출되는 비아홀을 형성하는 단계; 및
    상기 비아홀에 매립되어 상기 플러그콘택과 전기적으로 접속되는 비아콘택을 형성하는 단계를 포함하고,
    상기 비아콘택은 알루미늄을 이용하는 것을 특징으로 하는 적층형 콘택의 형성 방법.
  5. 반도체소자의 제조 방법에 있어서,
    소정 공정이 완료된 반도체기판의 소정부분이 노출되는 플러그용 콘택홀을 형성하는 단계;
    후속 상부콘택의 랜딩면적을 확보하기 위해 습식식각을 통해 상기 플러그용 콘택홀의 입구를 넓혀주는 단계;
    상기 넓어진 플러그용 콘택홀에 매립되는 플러그콘택을 형성하는 단계;
    상기 플러그콘택이 노출되는 비아홀을 형성하는 단계; 및
    상기 비아홀에 매립되어 상기 플러그콘택과 전기적으로 접속되는 비아콘택을 형성하는 단계를 포함하고,
    상기 플러그콘택 형성시 에치백 또는 화학적기계적연마를 실시하는 것을 특징으로 하는 적층형 콘택의 형성 방법.
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Patent event date: 20070327

Patent event code: PB09011R02I

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Patent event date: 20070228

Patent event code: PB09011R01I

Comment text: Amendment to Specification, etc.

Patent event date: 20060927

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PB0701 Decision of registration after re-examination before a trial

Patent event date: 20070423

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