KR100333539B1 - 반도체소자의미세콘택홀형성방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 미세 콘택홀 형성 방법에 관한 것으로, 콘택홀 형성 시 게이트 전극위에 증착되어 게이트 전극과 같이 패턴이 형성되는 마스크 산화막의 구조를 산화막과 다결정 실리콘의 이중 구조로 형성함으로써, 셀프 얼라인 콘택 식각시 공정 여유도를 확보하여 전극 상부의 손상을 줄일 수 있고, 또한 공정 여유도 확보에 따라 공정상의 재현성 있는 결과를 얻을 수 있는 기술이다.

Description

반도체 소자의 미세 콘택홀 형성 방법
본 발명은 반도체 소자의 미세 콘택홀 형성방법에 관한 것으로, 특히 반도체 소자의 콘택홀 형성시 사용되는 마스크 산화막을 산화막과 다결정실리콘으로 이루어지는 이중구조로 형성하여 셀프 얼라인 콘택(Self Aligned Contact : 이하 SAC 라 함) 식각시 공정 여유도를 확보하여 전극 상부의 손상을 줄일 수 있고, 공정 여유도 확보에 따른 반도체 소자 제조공정 수율 및 신뢰성을 향상시킬 수 있는 반도체 소자의 미세 콘택홀 형성방법에 관한 것이다.
일반적으로 1G DRAM 급 이상 고집적 반도체 소자의 콘택홀을 형성할 시, 질화막에 대한 고 선택비를 이용한 셀프 얼라인 콘택(Self Aligned Contact : 이하 SAC 라 함) 공정이 주로 사용된다.
반도체 소자가 점점 고 집적화됨에 따라 콘택 크기는 점차 줄어들고 마스크 오정렬(mis-align)과 같은 공정 여유도는 콘택 크기 감소만큼 줄어들지 않기 때문에 실제 콘택이 오픈되는 크기는 계속 줄어들고 있다.
또한 현재 사용되고 있는 상기 SAC 공정은 산화막 식각 시 질화막을 식각 멈춤막으로 사용하는 공정이 주류를 이루고 있으며, 소자가 고집적화됨에 따라 실제 콘택이 오픈되는 지역을 확보하기 위해 식각 멈춤막으로 사용하는 질화막의 두께는 점차 줄어들어야 한다.
따라서 질화막 베리어 색(Barrier SAC) 공정에서 요구되는 산화막과 질화막과의 선택비는 증가되어야 하나 종래의 공정 능력상 선택비는 한계가 있으며, 또한 콘택이 오픈되는 크기는 계속 줄어들고 있기 때문에 공정 능력 및 재현성 확보가 더욱 어려워지는 문제점이 있다.
따라서 본 발명은 반도체 소자의 콘택홀 형성 시 전극위에 증착되어 전극과같이 패턴이 형성되는 마스크 산화막의 구조를 산화막과 다결정 실리콘의 이중 구조로 형성함으로서 배리어 질화막이 손상되더라도 산화막의 선택비가 충분히 확보되어 있는 마스크 다결정 실리콘을 이용하여 식각 멈춤막으로 사용함으로서 전극의 손상 및 전극간 쇼트를 방지하여 공정 여유도를 증가시켜 미세 콘택홀을 용이하게 형성할 수 있는 반도체 소자의 미세 콘택홀 형성방법을 제공함에 그 목적이 있다.
도 1 내지 도 8 은 본 발명의 방법에 따른 반도체 소자의 미세 콘택홀 형성 공정단계를 도시한 단면도
도 5a 는 상기 도 5 의 평면도
〈도면의 주요 부분에 대한 부호의 설명〉
1 : 실리콘 기판 2 : 제 1 다결정실리콘
3 : 텅스텐 실리사이드 4 : 제 1 산화막
5 : 제 2 다결정실리콘 6 : 제 2 산화막
7 : 식각 멈춤용 질화막 8 : 질화막 스페이서
9 : 제 1 절연 산화막 10 : 콘택 마스크용 감광막 패턴
11 : 콘택홀 12 : 제 3 다결정실리콘
13 : 플러그 14: 제 2 절연 산화막
상기 목적을 달성하기 위한 본 발명의 반도체 소자의 미세 콘택홀 형성방법은,
반도체 기판상에 게이트 전극 형성용 도전층을 증착하는 단계와,
상기 도전층 상에 산화막 및 다결정 실리콘층을 차례로 증착한 후, 패터닝하여 산화막 및 다결정 실리콘의 이중층으로 이루어진 하드마스크를 구비한 게이트 전극 패턴을 형성하는 단계와,
상기 게이트 전극 패턴의 양측벽에 질화막 스페이서를 형성하는 단계와,
전체구조 상부에 절연 산화막을 증착하는 단계와,
상기 다결정실리콘층을 식각 방지막으로 상기 절연 산화막을 평탄화 식각하는 단계와,
상기 구조 상부에 콘택 마스크용 감광막 패턴을 형성하는 단계와,
상기 콘택 마스크용 감광막 패턴을 이용하여 하부의 노출된 절연 산화막을 식각하여 콘택홀을 형성하되, 상기 게이트 전극 상부의 하드마스크용 다결정 실리콘과 질화막 스페이서를 식각 멈춤막으로 하여 콘택홀을 형성하는 단계와,
상기 콘택홀 내에 콘택 플러그를 형성하는 단계를 포함한다.
이하 첨부된 도면을 참조하여 본 발명의 적합한 실시예에 대해 상세히 설명하기로 한다.
도 1 내지 도 8 은 본 발명의 방법에 따른 반도체 소자의 미세 콘택홀 형성공정단계를 도시한 단면도이다.
도 1을 참조하면, 반도체 기판(1)상에 게이트 절연막이 구비된 게이트 전극을 형성한다.
이때 상기 게이트 전극을 형성하는 물질은 그 하부로부터 상부로 각각 제 1 다결정실리콘(2)과 텅스텐 실리사이드(3)이다.
그리고 상기 게이트 전극 상부에 하드마스크(Hardmask)의 용도로 제 1 산화막(4)과 제 2 다결정 실리콘(5)을 사용한 후, 기존의 공정과 같이 적정 두께의 제 2 산화막(6)과 식각 멈춤용 질화막(7)을 차례로 증착한다.
도 2를 참조하면, 상기 식각 멈춤용 질화막(7)을 식각하여 게이트 전극과 상기 게이트 전극 상부의 제 1 산화막(4) 및 제 2 다결정 실리콘(5)으로 이루어진 패턴의 양측벽에 질화막 스페이서(8)를 형성한다.
다음 전체구조 상부에 소정두께의 제 1 절연 산화막(9)을 증착한다.
도 3 을 참조하면, 화학-기계적 연마(Chemical Mechanical Polishing : 이하 CMP 라 함) 혹은 전면 식각 공정으로 상기 제 1 절연 산화막(9)을 평탄화 하여 상기 제 2 다결정실리콘(5)의 상부가 오픈되도록 한다.
도 4를 참조하면, 전체구조 상부에 감광막 도포한 후 리소그라피 공정으로콘택 마스크용 감광막 패턴(10)을 형성한다.
도 5를 참조하면, 상기 콘택 마스크용 감광막 패턴(10)을 이용하여 하부의 노출된 제 1 절연 산화막(9)을 식각하여 콘택홀(11)을 형성한다.
이때, 상기 게이트 전극 상부의 제 2 다결정 실리콘(5)과 게이트 전극의 질화막 스페이서(8)를 식각 멈춤용 막으로 이용하여 콘택홀(11)을 형성한다.
이 때 상기 제 2 다결정 실리콘(5)은 이후 공정인 콘택 플러그 실리콘 형성시(도 6, 도 7 의 공정) 제거되어 전극간 쇼트가 발생되는 것을 방지할 수 있다.
한편, 도 5a 는 상기 도 5 의 평면도로서 콘택홀(11) 형성후의 평면상태를 도시하고 있다.
상기 도면에 도시된 바와 같이, 상부 형상을 살펴보면 보면 실제 오픈된 콘택홀(11), 제 1 절연 산화막(9), 질화막 스페이서(8), 제 2 다결정 실리콘(5)의 배치 상태를 알 수 있다.
도 6 을 참조하면, 전체구조 상부에 제 3 다결정 실리콘(12)을 소정두께로 증착한다.
도 7 을 참조하면, CMP 혹은 전면 식각 공정을 사용하여 상기 증착된 제 3 다결정 실리콘(12)을 적정두께로 식각하면 상기 도면에 나타난 바와 같이 콘택홀(11)내 비트라인 및 캐패시터 전극으로 사용할 플러그(13)가 형성된다.
도 8을 참조하면, 전체구조 상부에 제 2 절연 산화막(14)을 증착하여 이후 공정을 진행한다.
이상 상술한 바와 같이, 본 발명의 방법에 따라 반도체 소자의 콘택홀 형성 시 게이트 전극위에 증착되어 게이트 전극과 같이 패턴이 형성되는 마스크 산화막의 구조를 산화막과 다결정 실리콘의 이중 구조로 형성함으로써, 셀프 얼라인 콘택 식각시 공정 여유도를 확보하여 전극의 상부의 손상을 줄일 수 있고, 또한 공정 여유도 확보에 따라 공정상의 재현성 있는 결과를 얻어 미세 콘택홀 형성을 용이하게 할 수 있다

Claims (4)

  1. 반도체 기판상에 게이트 전극 형성용 도전층을 증착하는 단계와,
    상기 도전층 상에 산화막 및 다결정 실리콘을 차례로 증착한 후, 패터닝하여 산화막 및 다결정 실리콘의 이중층으로 이루어진 하드마스크를 구비한 게이트 전극 패턴을 형성하는 단계와,
    상기 게이트 전극 패턴의 양측벽에 질화막 스페이서를 형성하는 단계와,
    전체구조 상부에 절연 산화막을 증착하는 단계와,
    상기 다결정실리콘층을 식각 방지막으로 상기 절연 산화막을 평탄화 식각하는 단계와,
    상기 구조 상부에 콘택 마스크용 감광막 패턴을 형성하는 단계와,
    상기 콘택 마스크용 감광막 패턴을 이용하여 하부의 노출된 절연 산화막을 식각하여 콘택홀을 형성하되, 상기 게이트 전극 상부의 하드마스크용 다결정 실리콘과 질화막 스페이서를 식각 멈춤막으로 하여 콘택홀을 형성하는 단계와,
    상기 콘택홀 내에 콘택 플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 미세 콘택홀 형성방법.
  2. 제 1 항에 있어서,
    상기 게이트 전극을 형성하는 물질은 그 하부로부터 상부로 각각 다결정실리콘과 텅스텐 실리사이드의 이중막인 것을 특징으로 하는 반도체 소자의 미세 콘택홀 형성방법.
  3. 제 1 항에 있어서
    상기 절연 산화막의 평탄화 식각 공정은 CMP에 의해 수행 되는 것을 특징으로 하는 반도체 소자의 미세 콘택홀 형성방법.
  4. 제 1 항에 있어서
    상기 콘택홀내에 형성되는 콘택 플러그는 다결정실리콘으로 형성되는 것을 특징으로 하는 반도체 소자의 미세 콘택홀 형성방법.
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