KR100649350B1 - 반도체 소자의 랜딩 플러그 콘택 형성 방법 - Google Patents

반도체 소자의 랜딩 플러그 콘택 형성 방법 Download PDF

Info

Publication number
KR100649350B1
KR100649350B1 KR1020040113522A KR20040113522A KR100649350B1 KR 100649350 B1 KR100649350 B1 KR 100649350B1 KR 1020040113522 A KR1020040113522 A KR 1020040113522A KR 20040113522 A KR20040113522 A KR 20040113522A KR 100649350 B1 KR100649350 B1 KR 100649350B1
Authority
KR
South Korea
Prior art keywords
plug contact
film
landing plug
forming
hard mask
Prior art date
Application number
KR1020040113522A
Other languages
English (en)
Other versions
KR20060074979A (ko
Inventor
최익수
황창연
이홍구
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020040113522A priority Critical patent/KR100649350B1/ko
Priority to TW094118297A priority patent/TWI265615B/zh
Priority to JP2005169815A priority patent/JP5062969B2/ja
Priority to CNB2005100769306A priority patent/CN100466221C/zh
Priority to US11/176,714 priority patent/US7419896B2/en
Publication of KR20060074979A publication Critical patent/KR20060074979A/ko
Application granted granted Critical
Publication of KR100649350B1 publication Critical patent/KR100649350B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/7684—Smoothing; Planarisation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/485—Bit line contacts

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Drying Of Semiconductors (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 반도체 제조 기술에 관한 것으로, 특히, 반도체 소자 제조 공정 중, 폴리실리콘막과 게이트 하드마스크 질화막간의 단차를 방지할 수 있는 반도체 소자의 랜딩 플러그 콘택 형성 공정에 관한 것이다. 본 발명의 일측면에 따르면, 질화막 하드마스크 및 질화막 측벽 스페이서를 구비하는 게이트 전극 패턴이 형성된 기판 상에 층간절연막을 형성하는 단계, 상기 층간절연막의 랜딩 플러그 콘택 영역을 오픈시키는 단계, 상기 랜딩 플러그 콘택 영역이 오픈된 전체 구조 상부에 폴리실리콘막을 형성하는 단계, 상기 폴리실리콘막의 심이 제거될 정도로 등방성 건식 식각을 수행하는 단계 및 상기 질화막 하드마스크가 노출될 정도로 상기 폴리실리콘막에 대한 비등방성 건식 식각을 수행하는 단계를 포함하는 반도체 소자의 랜딩 플러그 콘택 형성 방법이 제공된다.
질화막 하드마스크, 스페이서, 폴리실리콘막, USG막, 랜딩 플러그 콘택

Description

반도체 소자의 랜딩 플러그 콘택 형성 방법{METHOD FORMING OF LANDING PLUG CONTACT IN SEMICONDUCTOR DEVICE}
도1은 랜딩 플러그 콘택 마스크의 레이아웃을 도시한 평면도.
도2a 내지 도2f는 종래기술에 따른 랜딩 플러그 콘택 형성 공정을 도시한 단면도.
도3은 종래기술에 따른 랜딩 플러그 콘택 형성 후의 전자현미경 사진.
도4a 및 도4b는 본 발명의 일실시예에 따른 랜딩 플러그 콘택 형성 공정을 도시한 단면도.
도5는 본 발명에 따른 랜딩 플러그 콘택 형성 후의 전자현미경 사진.
.
* 도면의 주요부분에 대한 부호의 설명 *
1 : 실리콘 기판 2 : 하드마스크 질화막
3 : 스페이서 4 : 층간절연막
5 : 게이트 절연막 6 : 게이트 전극
7 : 식각정지 질화막 8 : 하드마스크 폴리실리콘막
9 : USG막 10 : 폴리실리콘막
11 : 폴리심
본 발명은 반도체 제조 기술에 관한 것으로, 특히, 반도체 소자 제조 공정 중, 랜딩 플러그 콘택(LPC) 형성 공정에 관한 것이다.
일반적으로, 반도체 소자는 그 내부에 다수의 단위 소자들을 포함하여 이루어진다. 반도체 소자가 고집적화되면서 일정한 레이아웃 면적 상에 고밀도로 소자들을 형성하여야 하며, 이로 인하여 단위 소자, 예를 들면 트랜지스터와 캐패시터들의 크기는 점차 줄어들고 있다. 특히 DRAM(Dynamic Random Access Memory)과 같은 반도체 메모리 소자에서 디자인 룰(Design rule)이 감소하면서 셀의 내부에 형성되는 회로의 선폭은 0.1㎛ 이하로 축소되고 있으며, 70nm 이하까지도 요구되고 있다.
도1은 LPC 마스크의 레이아웃을 나타낸 도면이며, 도2a 내지 도2f는 종래기술에 따른 LPC 형성 공정을 나타낸 단면도(도1의 A-A'의 절단면에 따름)이다.
종래기술에 따른 LPC 형성 공정은 우선, 도2a에 도시된 바와 같이, 게이트 전극 패턴이 형성된 실리콘 기판(1) 상에 식각정지 질화막(7) 및 층간절연막(4)을 증착한다.
이때, 게이트 전극 패턴은 하드마스크 질화막(2), 스페이서(3), 게이트 절연 막(5), 게이트 전극(6) 등으로 구성된다.
다음으로, 도2b에 도시된 바와 같이, 질화막에 고선택비를 갖는 슬러리(High Selectivity Slurry)를 사용하여 하드마스크 질화막(2)이 들어날 때 까지 층간절연막(4)에 대한 화학적기계적연마(CMP)를 수행한다.
계속해서, 도2c에 도시된 바와 같이, 전체 구조 상부에 하드마스크 폴리실리콘(8)을 증착한다.
다음으로, 도2d에 도시된 바와 같이, LPC 마스크를 사용한 사진 및 식각 공정을 실시하여 하드마스크 폴리실리콘막(8)을 패터닝하고, 이를 식각베리어로 사용하여 LPC 형성 영역의 층간절연막(4)을 선택적으로 식각해낸다.
이어서, 식각정지 질화막(7) 제거시 게이트 상부의 하드마스크 질화막(2)의 손상을 방지하기 위한 버퍼 산화막으로서 USG막(9)을 전체 구조 표면을 따라 증착한 후, 에치백(Etchback) 공정을 실시하여 콘택 영역을 오픈시킨다.
계속해서, 도2e에 도시된 바와 같이, 전체 구조 상부에 폴리실리콘막(10)을 증착한다.
다음으로, 도2f에 도시된 바와 같이, 하드마스크 질화막(2)을 연마정지막으로 하여 LPC(10a)를 형성한다. 그러나, 이러한 과정에서는 하드마스크 질화막(2)과 폴리실리콘막(10)의 연마속도의 차이로 인해 하드마스크 질화막(2)과 LPC(10a) 간에 단차가 발생하게 된다.
계속해서, 도3은 종래기술에 따라 LPC가 형성된 기판의 단면에 대한 전자현미경(SEM) 사진이다.
이때, 도3에서 중앙 상단부에 위치한 화살표는 CMP 공정에 의한 단차를 나타 내고 있는데, 이러한 단차에 의해 하드마스크 질화막의 노출 부분이 증가하므로 후속 비트라인 콘택홀 형성을 위한 자기정렬식각(SAC) 공정시 SAC 마진을 저하시키는 요인이 되고 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 폴리실리콘막과 게이트 하드마스크 질화막간의 단차를 방지할 수 있는 반도체 소자의 랜딩 플러그 콘택 형성 방법을 제공하는 것을 그 목적으로 한다.
상기의 목적을 달성하기 위한 본 발명의 일측면에 따르면, 질화막 하드마스크 및 질화막 측벽 스페이서를 구비하는 게이트 전극 패턴이 형성된 기판 상에 층간절연막을 형성하는 단계, 상기 층간절연막의 랜딩 플러그 콘택 영역을 오픈시키는 단계, 상기 랜딩 플러그 콘택 영역이 오픈된 전체 구조 상부에 폴리실리콘막을 형성하는 단계, 상기 폴리실리콘막의 심이 제거될 정도로 등방성 건식 식각을 수행하는 단계, 및 상기 질화막 하드마스크가 노출될 정도로 상기 폴리실리콘막에 대한 비등방성 건식 식각을 수행하는 단계를 포함하는 반도체 소자의 랜딩 플러그 콘택 형성 방법이 제공된다.
근본적으로, CMP 공정은 디싱(Dishing)과 같은 단차 유발 문제로부터 자유로울 수 없다. 본 발명에서는 LPC의 분리를 위한 폴리실리콘 리세스(Recess)를 위하 여 기존의 CMP공정을 사용하지 않고, 2단계 에치백 공정을 사용한다. 즉 1단계에서는 등방성 건식식각(부분식각)을 통해 게이트 전극 사이의 스페이서에 발생한 폴리실리콘막의 심(Seam)을 제거하고, 2단계에서는 폴리실리콘과 하드마스크 질화막의 식각 속도가 유사한 레시피(Recipe)를 적용하여 비등방성 건식식각을 수행한다. 이 경우 LPC 형성 후 단차를 최소화하여 후속 비트라인 콘택홀 형성을 위한 SAC 식각 공정시 SAC 마진을 확보할 수 있다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사항을 용이하게 실시할 수 있을 정도로 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 상세하게 설명한다.
도4a 및 도4b는 본 발명의 일실시예에 따른 LPC 형성 공정을 나타낸 단면도(상기 도1의 A-A'의 절단면에 따름)이다.
본 실시예에 따른 LPC 형성 공정은 LPC 폴리실리콘막의 분리 공정에 있어 차이가 있을 뿐 상기 도2a 내지 도2f에 도시된 종래기술과 대부분이 유사한 공정을 진행하므로, 도면상의 동일 부분에 대해서는 동일한 도면부호를 병기하였다.
본 실시예에 따른 LPC 형성 공정은 도2a 내지 도2d에 도시된 공정을 진행한 후, 도4a에 도시된 바와 같이, LPC 폴리실리콘막(10)을 증착하고, 2단계 에치백 공정을 실시하여 LPC(10a)를 형성한다. 도4b는 LPC(10a)가 형성된 상태를 나타내고 있다.
여기서, 1차 에치백으로는 CF4, O2 가스를 사용한 등방성 건식식각을 실시하 여 폴리실리콘막(10)의 심(11)이 제거될 정도로 부분식각을 수행하게 된다. 이때, 챔버 압력은 500~2000mT가 바람직하다.
다음으로, 2차 식각 공정은 CF4, C4F8, C5F8, C 5F8, C4F6, CH2F2, C3F 8, CHF3 중 선택된 어느 하나의 가스와, Cl2, BCI3,SF6,NF3 중 선택된 어느 하나의 가스를 사용하여 비등방성 건식식각을 진행하며, 폴리실리콘막(10)이 분리되도록 충분한 식각 타겟을 설정하여 수행한다.
이때, 하드마스크 질화막(2)과 폴리실리콘막(10)의 식각 속도가 0.5:1~10:1이 되도록 레시피를 조절하여 수행하는 것이 바람직하며, 이 과정에서 하드마스크 폴리실리콘막(8)과 USG막(9)도 제거된다.
계속해서, 도5는 본 발명에 따라 LPC가 형성된 기판의 단면에 대한 전자현미경 사진으로서, 상기 도3과 비교할 때 단차가 개선되었음을 확인할 수 있다.
이상에서 살펴본 바와 같이, 본 발명은 LPC 형성시 단차를 방지하여 비트라인 콘택홀 형성을 위한 SAC 마진을 확보하는 효과가 있으며, 이로 인하여 반도체 소자의 신뢰도 및 수율을 향상시킬 수 있다.

Claims (6)

  1. 질화막 하드마스크 및 질화막 측벽 스페이서를 구비하는 게이트 전극 패턴이 형성된 기판 상에 층간절연막을 형성하는 단계;
    상기 층간절연막의 랜딩 플러그 콘택 영역을 오픈시키는 단계;
    상기 랜딩 플러그 콘택 영역이 오픈된 전체 구조 상부에 폴리실리콘막을 형성하는 단계;
    상기 폴리실리콘막의 심이 제거될 정도로 등방성 건식 식각을 수행하는 단계; 및
    상기 질화막 하드마스크가 노출될 정도로 상기 폴리실리콘막에 대한 비등방성 건식 식각을 수행하는 단계
    를 수행하는 반도체 소자의 랜딩 플러그 콘택 형성 방법.
  2. 제1항에 있어서,
    상기 등방성 건식 식각은 CF4 가스 및 O2 가스를 사용하여 수행하는 반도체 소자의 랜딩 플러그 콘택 형성 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 비등방성 건식 식각은 C2F6, CF4, C4F8,C 5F8,C4F6, CH2F2, C3F8 , CHF3 중 선택된 어느 하나의 가스와 HBr, Cl2, BCl3, SF6, NF3 중 선택된 어느 하나에 가스의 혼합 가스를 사용하여 수행하는 반도체 소자의 랜딩 플러그 콘택 형성 방법.
  4. 제2항에 있어서,
    상기 등방성 건식 식각은 500~2000mT의 챔버 압력 조건으로 수행하는 반도체 소자의 랜딩 플러그 콘택 형성 방법.
  5. 제 3항에 있어서,
    상기 비등방성 건식 식각은 상기 질화막 하드마스크와 상기 폴리실리콘막의 식각속도가 0.5:1~10:1인 레시피를 적용하여 수행하는 반도체 소자의 랜딩 플러그 콘택 형성 방법.
  6. 제1항에 있어서,
    상기 층간절연막의 랜딩 플러그 콘택 영역을 오픈시키는 단계는
    하드마스크 질화막을 식각정지막으로 하여 상기 층간절연막을 화학적기계적연마하는 단계;
    평탄화 된 전체 구조 상부에 하드마스크 폴리실리콘막을 증착하는 단계;
    LPC 마스크를 사용한 사진 및 식각 공정을 실시하여 상기 하드마스크 폴리실리콘막을 패터닝하는 단계;
    상기 하드마스크 폴리실리콘막을 식각베리어로 사용하여 LPC 형성 영역의 층간절연막을 선택적으로 식각하는 단계;
    식각 된 전체 구조 상부에 USG막을 증착후 에치백 공정을 실시하여 콘택 영역을 오픈하는 단계를 수행하는 반도체 소자의 랜딩 플러그 콘택 형성 방법.
KR1020040113522A 2004-12-28 2004-12-28 반도체 소자의 랜딩 플러그 콘택 형성 방법 KR100649350B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020040113522A KR100649350B1 (ko) 2004-12-28 2004-12-28 반도체 소자의 랜딩 플러그 콘택 형성 방법
TW094118297A TWI265615B (en) 2004-12-28 2005-06-03 Method for forming landing plug contact in semiconductor device
JP2005169815A JP5062969B2 (ja) 2004-12-28 2005-06-09 半導体素子のランディングプラグコンタクト形成方法
CNB2005100769306A CN100466221C (zh) 2004-12-28 2005-06-09 在半导体器件中形成着落塞接触的方法
US11/176,714 US7419896B2 (en) 2004-12-28 2005-07-06 Method for forming landing plug contact in semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040113522A KR100649350B1 (ko) 2004-12-28 2004-12-28 반도체 소자의 랜딩 플러그 콘택 형성 방법

Publications (2)

Publication Number Publication Date
KR20060074979A KR20060074979A (ko) 2006-07-04
KR100649350B1 true KR100649350B1 (ko) 2006-11-28

Family

ID=36612229

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040113522A KR100649350B1 (ko) 2004-12-28 2004-12-28 반도체 소자의 랜딩 플러그 콘택 형성 방법

Country Status (5)

Country Link
US (1) US7419896B2 (ko)
JP (1) JP5062969B2 (ko)
KR (1) KR100649350B1 (ko)
CN (1) CN100466221C (ko)
TW (1) TWI265615B (ko)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070056930A1 (en) * 2005-09-14 2007-03-15 International Business Machines Corporation Polysilicon etching methods
US7897499B2 (en) * 2006-02-24 2011-03-01 Hynix Semiconductor Inc. Method for fabricating a semiconductor device with self-aligned contact
US7825033B2 (en) * 2006-06-09 2010-11-02 Micron Technology, Inc. Methods of forming variable resistance memory cells, and methods of etching germanium, antimony, and tellurium-comprising materials
KR100945227B1 (ko) * 2006-09-28 2010-03-03 주식회사 하이닉스반도체 반도체 소자의 콘택 플러그 형성방법
KR100936805B1 (ko) * 2007-05-04 2010-01-14 주식회사 하이닉스반도체 오픈불량 및 펀치 방지를 위한 반도체소자의 제조 방법
KR100905157B1 (ko) * 2007-09-18 2009-06-29 주식회사 하이닉스반도체 반도체 소자의 미세 패턴 형성 방법
KR101406888B1 (ko) * 2007-12-13 2014-06-30 삼성전자주식회사 반도체 소자의 제조 방법
KR100909633B1 (ko) * 2007-12-20 2009-07-27 주식회사 하이닉스반도체 반도체소자의 랜딩 플러그 콘택 형성방법
KR101009338B1 (ko) 2009-05-22 2011-01-19 주식회사 하이닉스반도체 반도체 장치 제조방법
KR101185988B1 (ko) * 2009-12-30 2012-09-25 에스케이하이닉스 주식회사 반도체 메모리소자의 랜딩플러그컨택 형성방법
TWI656566B (zh) 2015-08-28 2019-04-11 聯華電子股份有限公司 半導體結構以及其製作方法
CN106252218A (zh) * 2016-09-30 2016-12-21 上海华虹宏力半导体制造有限公司 沟槽型mosfet栅极刻蚀工艺方法
US10490543B2 (en) * 2017-12-05 2019-11-26 Qualcomm Incorporated Placement methodology to remove filler

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3044728B2 (ja) * 1989-12-26 2000-05-22 ソニー株式会社 埋め込みプラグの製造方法
JP3291889B2 (ja) * 1994-02-15 2002-06-17 ソニー株式会社 ドライエッチング方法
JP2004186703A (ja) * 1995-07-21 2004-07-02 Toshiba Corp 半導体記憶装置の製造方法
US5858865A (en) * 1995-12-07 1999-01-12 Micron Technology, Inc. Method of forming contact plugs
WO1998028795A1 (fr) * 1996-12-20 1998-07-02 Hitachi, Ltd. Dispositif memoire a semi-conducteur et procede de fabrication associe
US5918120A (en) * 1998-07-24 1999-06-29 Taiwan Semiconductor Manufacturing Company, Ltd. Method for fabricating capacitor-over-bit line (COB) dynamic random access memory (DRAM) using tungsten landing plug contacts and Ti/TiN bit lines
US6468853B1 (en) * 2000-08-18 2002-10-22 Chartered Semiconductor Manufacturing Ltd. Method of fabricating a shallow trench isolation structure with reduced local oxide recess near corner
JP3942814B2 (ja) * 2000-08-29 2007-07-11 富士通株式会社 半導体装置の製造方法
JP2002110790A (ja) * 2000-09-28 2002-04-12 Fujitsu Ltd 半導体装置及びその製造方法
KR100389926B1 (ko) * 2001-03-28 2003-07-04 삼성전자주식회사 커패시터의 스토리지 전극을 포함하는 반도체 장치 제조방법
US6444574B1 (en) * 2001-09-06 2002-09-03 Powerchip Semiconductor Corp. Method for forming stepped contact hole for semiconductor devices
KR100443917B1 (ko) * 2002-07-12 2004-08-09 삼성전자주식회사 다마신 게이트 및 에피택셜공정을 이용한 반도체메모리장치 및 그의 제조방법
KR100474537B1 (ko) * 2002-07-16 2005-03-10 주식회사 하이닉스반도체 산화막용 ｃｍｐ 슬러리 조성물 및 이를 이용한 반도체소자의 제조 방법
KR100505456B1 (ko) * 2002-11-27 2005-08-05 주식회사 하이닉스반도체 반도체 소자의 랜딩 플러그 형성방법
TWI250558B (en) * 2003-10-23 2006-03-01 Hynix Semiconductor Inc Method for fabricating semiconductor device with fine patterns
KR100596834B1 (ko) * 2003-12-24 2006-07-04 주식회사 하이닉스반도체 반도체소자의 폴리실리콘 플러그 형성방법
KR100569541B1 (ko) * 2004-03-08 2006-04-10 주식회사 하이닉스반도체 반도체 소자의 제조방법

Also Published As

Publication number Publication date
TWI265615B (en) 2006-11-01
JP5062969B2 (ja) 2012-10-31
CN1797738A (zh) 2006-07-05
US20060141696A1 (en) 2006-06-29
TW200625578A (en) 2006-07-16
CN100466221C (zh) 2009-03-04
JP2006190945A (ja) 2006-07-20
KR20060074979A (ko) 2006-07-04
US7419896B2 (en) 2008-09-02

Similar Documents

Publication Publication Date Title
US7419896B2 (en) Method for forming landing plug contact in semiconductor device
KR100378200B1 (ko) 반도체 소자의 콘택 플러그 형성방법
JP4717374B2 (ja) 犠牲マスク膜を使用して自己整列コンタクト構造体を形成する方法
KR20070092028A (ko) 반도체 소자의 랜딩 콘택 플러그 형성 방법
KR101068637B1 (ko) 삼중 게이트스페이서를 구비한 반도체소자의 제조 방법
KR100333539B1 (ko) 반도체소자의미세콘택홀형성방법
KR100856297B1 (ko) 플래시 메모리 소자의 게이트 형성 방법
KR101185985B1 (ko) 반도체 소자의 랜딩플러그 형성방법
KR100811261B1 (ko) 반도체 소자의 스토리지 노드 콘택 형성 방법
KR101173478B1 (ko) 반도체 소자 제조방법
KR100991379B1 (ko) 반도체소자 제조 방법
KR100791326B1 (ko) 반도체 소자의 컨택홀 형성 방법
KR100906641B1 (ko) 랜딩플러그를 구비하는 반도체 소자의 제조 방법
KR100964271B1 (ko) 반도체소자 제조 방법
KR100605102B1 (ko) 반도체소자의 콘택 플러그 구조체 및 그 형성 방법
KR100844939B1 (ko) 미세 선폭의 게이트 라인을 구비한 반도체 소자의 제조방법
KR100799123B1 (ko) 반도체 소자의 높은 종횡비를 갖는 콘택 플러그 형성 방법
KR100525106B1 (ko) 반도체 장치의 스토로지 노드 패턴 형성 방법
KR100832019B1 (ko) 반도체 소자의 스토리지노드 콘택 제조 방법
KR101046755B1 (ko) 반도체 소자의 랜딩 플러그 제조 방법
KR20050010252A (ko) 반도체소자의 형성방법
KR20060002182A (ko) 반도체소자의 형성방법
KR20060038242A (ko) 반도체 소자 제조 방법
KR20050097119A (ko) 반도체 소자의 제조방법
KR20060072382A (ko) 반도체 소자의 콘택홀 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121022

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20131023

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20141021

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20151020

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee