KR100389926B1 - 커패시터의 스토리지 전극을 포함하는 반도체 장치 제조방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 32
- 238000003860 storage Methods 0.000 title claims abstract description 29
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 19
- 239000003990 capacitor Substances 0.000 title abstract description 20
- 239000010410 layer Substances 0.000 claims abstract description 99
- 238000000034 method Methods 0.000 claims abstract description 49
- 239000011229 interlayer Substances 0.000 claims abstract description 36
- 238000001312 dry etching Methods 0.000 claims abstract description 25
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 22
- 229920005591 polysilicon Polymers 0.000 claims abstract description 22
- 239000000126 substance Substances 0.000 claims abstract description 22
- 239000000758 substrate Substances 0.000 claims abstract description 11
- 230000000149 penetrating effect Effects 0.000 claims abstract description 3
- 238000005530 etching Methods 0.000 claims description 17
- 239000007789 gas Substances 0.000 claims description 16
- 125000006850 spacer group Chemical group 0.000 claims description 15
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 12
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 12
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 claims description 5
- 229910052731 fluorine Inorganic materials 0.000 claims description 5
- 239000011737 fluorine Substances 0.000 claims description 5
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 4
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 claims description 4
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 4
- 229910001873 dinitrogen Inorganic materials 0.000 claims description 4
- 229910001882 dioxygen Inorganic materials 0.000 claims description 4
- 238000009413 insulation Methods 0.000 claims description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims 2
- 229910052710 silicon Inorganic materials 0.000 claims 2
- 239000010703 silicon Substances 0.000 claims 2
- 238000000206 photolithography Methods 0.000 description 3
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- WHXSMMKQMYFTQS-UHFFFAOYSA-N Lithium Chemical compound [Li] WHXSMMKQMYFTQS-UHFFFAOYSA-N 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910052744 lithium Inorganic materials 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
- 239000000080 wetting agent Substances 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
- H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
- H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
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Abstract
커패시터의 스토리지 전극을 포함하는 반도체 장치 제조 방법을 개시한다. 본 발명의 일 관점은, 반도체 기판 상에 비트 라인 스택을 덮는 층간 절연층을 형성하고, 층간 절연층을 관통하는 도전성 플러그를 폴리실리콘으로 형성한다. 도전성 플러그의 상측 표면을 노출하는 몰드를 층간 절연층 상에 형성한다. 몰드와 폴리실리콘 간 및 층간 절연층과 폴리실리콘 간의 건식 식각 선택비를 이용하여 적어도 층간 절연층의 측벽이 노출되도록 도전성 플러그 상측 표면을 화학적 건식 식각 방법으로 선택적으로 리세스한다. 리세스된 도전성 플러그 및 몰드의 측벽을 덮는 전극층을 형성한다. 몰드의 상측 표면에 연장된 전극층 부분을 선택적으로 제거하여 실린더 형태의 스토리지 전극으로 분리한다.
Description
본 발명은 반도체 장치 제조 방법에 관한 것으로, 특히, 유효 표면적(effective surface)이 확장된 커패시터의 스토리지 전극(storage node)을 제조하는 방법에 관한 것이다.
메모리 장치와 같은 반도체 장치의 디자인 룰(design rule)이 감소되며 집적에서 가장 문제가 되는 공정 중의 하나가 커패시터 제조 공정이다. 주어진 작은 면적에서 원하는 정전 용량(capacitance)을 얻을 수 있는 커패시터를 구현하기 위한 많은 노력이 이루어지고 있다.
정전 용량에 직접적으로 영향을 미치는 요소들은 커패시터의 면적과 유전막의 유전율을 들 수 있다. 커패시터의 면적은, 스토리지 전극(storage node)과 플레이트 전극(plate node) 사이에서 실질적으로 작용하는 유전막의 유효 면적을 의미하며, 이러한 유전막의 유효 면적의 증가를 통해서 정전 용량을 제고하는 효과를 얻을 수 있다. 한편, 종래의 NO(Nitride-Oxide) 유전막을 대체하여 Ta2O5나 Al2O3과 같은 유전막이 개발되었고, BST((Ba,Sr)TiO3)와 같은 고유전막도 연구되고 있다.
그러나, 이러한 고유전막의 이용에는 금속 전극의 채용이 수반되는 데, 이러한 금속 전극을 이용하는 데에는 아직 기술적인 어려움이 따르고 있다. 또한, 폴리실리콘의 전극을 채용하고 Ta2O5나 Al2O3의 유전막을 이용하는 커패시터도 대략 0.15㎛의 반도체 장치에서는 그 기술적인 한계에 도달하고 있다.
따라서, 폴리실리콘의 스토리지 전극을 3차원 형태, 예컨대, 실린더(cylinder) 등과 같은 형태로 형성하여 유전막의 유효 표면적을 증가시킴으로써, 셀 커패시터의 정전 용량을 확보하고자 하는 방안이 시도되고 있다.
본 발명이 이루고자 하는 기술적 과제는, 작은 면적을 차지하는 커패시터에서 스토리지 전극의 표면적을 증가하여 커패시터의 정전 용량의 증대를 구현할 수 있는 반도체 장치 제조 방법을 제공하는 데 있다.
도 1 내지 도 5는 본 발명의 실시예에 의한 커패시터의 스토리지 전극을 포함하는 반도체 장치 제조 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다.
<도면의 주요 부호에 대한 간략한 설명>
100: 반도체 기판, 210: 하부 절연층,
230: 층간 절연층, 310: 비트 라인,
330: 캐핑 절연층, 350: 스페이서,
410: 도전성 패드, 450: 도전성 플러그,
500: 몰드, 650: 스토리지 전극.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 관점은, 반도체 기판 상에 전기적으로 연결되는 도전성 패드 및 상기 도전성 패드를 둘러싸는 하부 절연층을 형성하고, 상기 하부 절연층 상에 비트 라인 스택들을 형성한다. 상기 비트 라인 스택을 덮는 층간 절연층을 형성하고, 상기 층간 절연층을 관통하여 상기 비트 라인 스택 옆을 지나 상기 도전성 패드를 노출하는 콘택홀을 형성한다. 상기 콘택홀을 메우는 폴리 실리콘층을 형성하고, 상기 폴리 실리콘층을 평탄화하여 상기 층간 절연층상기 층간 절연층의 표면을 노출하며 상기 콘택홀을 채우는 도전성 플러그를 폴리실리콘으로 형성한다. 상기 도전성 플러그의 상측 표면을 노출하는 몰드를 상기 층간 절연층 상에 형성한다. 상기 몰드와 상기 폴리실리콘 간 및 상기 층간 절연층과 상기 폴리실리콘 간의 건식 식각 선택비를 이용하여 적어도 상기 층간 절연층의 측벽이 노출되도록 상기 도전성 플러그 상측 표면을 선택적으로 건식 식각하여 리세스한다. 상기 리세스된 도전성 플러그 및 상기 몰드의 측벽을 덮는 전극층을 형성한다. 상기 몰드의 상측 표면에 연장된 상기 전극층 부분을 선택적으로 제거하여 실린더 형태의 스토리지 전극으로 분리한다.
여기서, 상기 도전성 플러그를 리세스하는 단계는 화학적 건식 식각 방법으로 수행되며, 상기 화학적 건식 식각 방법은 CF4또는 CHF3등과 같은 플루오린 계열의 가스를 포함하는 식각 가스를 이용한다. 상기 식각 가스는 산소 가스 또는/및 질소 가스를 더 포함할 수 있다. 또한, 상기 화학적 건식 식각은 리모우트 플라즈마 방식으로 수행될 수 있으며, 대략 0℃ 내지 100℃ 정도의 온도 조건으로 수행될 수 있다. 상기 화학적 건식 식각은 등방성 식각으로 수행될 수 있다.
본 발명에 따르면, 작은 면적을 차지하는 커패시터에서 스토리지 전극의 표면적을 증가하여 커패시터의 정전 용량의 증대를 구현할 수 있다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면 상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. 또한, 어떤 층이 다른 층 또는 반도체 기판의 "상"에 있다라고 기재되는 경우에, 상기 어떤 층은 상기 다른 층 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는, 그 사이에 제3의 층이 개재되어질 수 있다.
도 1 내지 도 5는 본 발명의 실시예에 의한 커패시터의 스토리지 노드를 포함하는 반도체 장치 제조 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다.
도 1은 반도체 기판(100) 상에 자기 정렬 콘택(SAC:Self Aligned Contact) 형성 방법을 이용하여 도전성 플러그(450)를 형성하는 단계를 개략적으로 나타낸다.
구체적으로, 반도체 기판(100) 상에 알려진 방법을 이용하여 소자 분리 영역(150)을 형성한 후, 트랜지스터 소자(도시되지 않음)를 형성하는 공정을 수행한다. 이후에, 이러한 트랜지스터 소자를 덮어 절연하는 실리콘 산화물 등의 하부절연층(210)을 형성한 후, 소자 분리 영역(150)에 의해서 설정되는 반도체 기판(100)의 활성 영역(170)에 전기적으로 연결되는 도전성 패드(conductive pad:410)를 알려진 방법으로 형성한다.
이러한 도전성 패드(410)를 형성하는 공정은 생략될 수도 있으나, 반도체 장치의 디자인 룰 감소를 극복하는 방안의 하나로 도입될 수 있다. 상세하게 설명하면, 하부 절연층(210)을 사진 식각 공정을 이용하여 선택적으로 식각하여 활성 영역(170)을 노출하는 제1콘택홀(215)을 형성한 후, 이러한 제1콘택홀(215)을 메우는 제1도전층을 형성한 후 에치 백(etch back) 또는 CMP(Chemical Mechanical Polishing) 등과 같은 평탄화(planarizing) 방법을 이용하여 평탄화하여 도전성 패드(215)를 형성한다.
이후에, 하부 절연층(210) 상에 비트 라인(310)을 위한 제2도전층을 형성한 후, 이러한 도전층 상에 캐핑 절연층(330)을 형성한다. 캐핑 절연층(300)과 도전층을 순차적으로 패터닝하여 상측 표면이 패터닝된 캐핑 절연층(330)으로 보호되는 비트 라인(310)을 형성한다. 이후에, 스페이서 공정을 수행하여, 비트 라인(310)의 측부를 보호하고 상기 캐핑 절연층(330)에 연결되는 스페이서(350)를 형성한다.
이와 같이 비트 라인(310), 캐핑 절연층(330) 및 스페이서(350)로 이루어진 비트 라인 스택(bit line stack:300)을 형성하는 것은 후속에 진행되는 BC(Buried Contact) 공정을 SAC 공정으로 수행하기 위해서이다. SAC 공정에서 상기한 캐핑 절연층(330) 또는 스페이서(350)는 비트 라인(310)이 침해되는 것을 방지하는 역할을 하므로, 실리콘 산화물 등에 대해서 식각 선택비를 가지는 실리콘 질화물 등과 같은 절연 물질로 형성되는 것이 바람직하다.
이와 같은 SAC 공정은 반도체 장치의 디자인 룰의 감소를 극복하는 방안으로 도입되므로, 반도체 장치의 디자인 룰 정도에 따라 생략될 수 있고, 따라서, 캐핑 절연층(330) 또는 스페이서(350)의 도입 또한 생략될 수 있다.
비트 라인 스택(300)을 덮어 절연하는 층간 절연층(230)을 실리콘 산화물 등으로 형성한다. 이때, 층간 절연층(230)의 두께는 대략 4000Å 내지 5000Å 정도로 형성될 수 있다.
이후에, 층간 절연층(230)에 BC 공정을 수행한다. 상세하게 설명하면, 층간 절연층(230)을 사진 식각 공정 등으로 선택적으로 식각하여 층간 절연층(230)을 관통하는 제2콘택홀(235)을 형성한다. 이러한 제2콘택홀(235)은 반도체 기판(100)의 활성 영역(170)에 전기적으로 연결되는 BC를 위한 것이다. 따라서, 하부에 존재하는 활성 영역(170)에 전기적으로 연결된 도전성 패드(410)의 상측 표면을 노출하도록 형성되는 것이 바람직하다.
한편, 반도체 장치의 디자인 룰의 감소를 극복하기 위해서, 이러한 제2콘택홀(235)을 형성하는 공정은 SAC 공정으로 수행될 수 있다. 즉, 비트 라인 스택(300)의 스페이서(350) 또는 캐핑 절연층(330) 등을 측벽에 노출하도록 제2콘택홀(235)을 형성할 수 있다.
이후에, 이러한 제2콘택홀(235)을 메우는 제3도전층을 형성한 후, 이러한 제3도전층을 에치 백 또는 CMP 등으로 평탄화하여 층간 절연층(230)의 상측 표면을 노출하고, 제2콘택홀(235)을 채우는 도전성 플러그(450)를 형성한다. 이러한 도전성 플러그(450)는 불순물이 도핑되어 도전성을 가지는 폴리실리콘(polysilicon)으로 형성되는 것이 바람직하다.
도 2는 층간 절연층(230) 상에 몰드(mold:500)를 형성하는 단계를 개략적으로 나타낸다.
구체적으로, 층간 절연층(230) 상에 실리콘 산화물 등을 일정 두께로 증착한다. 이후에, 이러한 실리콘 산화물층 등을 사진 식각 공정 등을 이용하여 선택적으로 식각하여 도전성 플러그(450)를 노출하는 몰드(500)를 형성한다. 이러한 몰드(500)는 커패시터의 스토리지 노드가 3차원적인 형상, 예컨대, 실린더 형태, 또는, 네스트(nest) 형태 등을 가지도록 유도하는 역할을 한다. 따라서, 이러한 몰드(500)는 상기 실리콘 산화물층을 리버스 스토리지 노드 패터닝(reverse storage node patterning), 즉, 스토리지 노드와 역전된 레이 아웃(lay-out)으로의 패터닝으로 패터닝되는 것이 바람직하다.
이러한 몰드(500)는 대략 10000Å 정도의 높은 높이로 형성되는 것이 바람직하다. 이는, 몰드(500)의 측벽 높이에 실질적으로 스토리지 노드의 높이가 의존하므로, 스토리지 노드의 표면적으로 증가시키기 위해서이다.
도 3은 도전성 플러그(450)의 표면을 리세스(recess)하는 단계를 개략적으로 나타낸다.
구체적으로, 몰드(500)에 의해서 노출되는 도전성 플러그(450)를 표면에서부터 리세스한다. 이때, 몰드(500)를 이루는 바람직하게 실리콘 산화물을 포함하여 이루어져 있고, 도전성 플러그(450)는 바람직하게 폴리실리콘으로 이루어져 있으므로, 실리콘 산화물에 대해서 선택적으로 폴리실리콘을 식각할 수 있는 조건으로 상기한 리세스를 진행한다.
예를 들어, 화학적 건식 식각(chemical dry etching)을 이용하여 도전성 플러그(450)의 폴리실리콘을 선택적으로 식각할 수 있다. 이러한 화학적 건식 식각은 플루오린(fluorine) 계열의 가스를 포함하는 식각 가스를 이용하는 것이 바람직하다. 또한, 이러한 식각 가스는 산소 가스(O2) 및 질소 가스(N2)를 더 포함하는 것이 바람직하다. 이때, 플루오린 계열의 가스로는 CF4가스 또는 CHF3등을 예로 들 수 있다. 식각 가스가 CF4가스를 포함할 경우 바람직하게 첨가되는 산소 가스는 CF4가스의 공급량에 비해 대략 4 배 또는 14배 정도 더 많은 량이 첨가될 수 있다. 이때, 질소 가스 또한 더 첨가될 수 있다.
이와 같은 식각 가스를 이용하는 화학적 건식 식각은 리모우트 플라즈마(remote plasma) 방식 등으로 수행될 수 있으며, 이때, 반도체 기판(100)의 후면에 바이어스(bias)를 실질적으로 인가하지 않는 방식, 예컨대, 등방성 식각에 부합되는 방식으로 수행되는 것이 바람직하다. 또한, 화학적 건식 식각은 대략 0℃ 내지 100℃ 정도의 저온의 온도 조건에서 수행된다.
이러한 화학적 건식 식각은 실리콘 산화물 : 폴리실리콘에 대해서 대략 1: 100 내지 1: 200 정도의 높은 식각 선택비를 얻을 수 있다. 따라서, 이러한 화학적 건식 식각을 바람직하게 폴리실리콘으로 이루어진 도전성 플러그(450)를 리세스하는 데 이용하면, 몰드(500) 또는 층간 절연층(230)에 대해서 선택적으로 도전성 플러그(450)를 리세스할 수 있다.
이때, 상기한 바와 같은 매우 높은 식각 선택비를 얻을 수 있으므로, 도전성 플러그(450)의 리세스 중에 몰드(500) 및 도전성 플러그(450)가 식각되며 드러나는 층간 절연층(230)의 가장 자리 부위 또는 층간 절연층(230)의 측벽 등이 심각하게 식각되는 것을 방지할 수 있다. 몰드(500)의 측벽이 손상될 경우 후속의 스토리지 노드를 증착하는 공정 등에 불량이 발생할 수 있으나, 상기한 바와 같이 높은 식각 선택비에 의해서 몰드(500) 등의 측벽이 손상되는 것이 바람직하게 방지된다.
상기한 바와 같은 화학적 건식 식각으로 도전성 플러그(450)를 리세스하여 상측 표면의 높이가 실질적으로 층간 절연층(230)의 상측 표면 보다 낮게 한다. 이에 따라, 층간 절연층(230)의 측벽이 노출된다. 이와 같은 도전성 플러그(450)가 리세스되는 정도는 상기한 화학적 건식 식각을 수행하는 시간을 조절하여 조절할 수 있다.
한편, 상기한 도전성 플러그(450)의 리세스가 계속 진행되어 하부의 스페이서(350) 또는 캐핑 절연층(330) 등이 노출될 수 있다. 그러나, 상술한 바와 같은 화학적 건식 조건은 스페이서(350) 또는 캐핑 절연층(330)을 바람직하게 이루는 실리콘 질화물 : 폴리실리콘의 식각 선택비를 대략 1 : 20 정도로 높게 구현할 수 있다. 따라서, 화학적 건식 식각은 도전성 플러그(450)만을 선택적으로 리세스시킬 수 있다.
이와 같이 화학적 건식 식각을 이용하여 몰드(500) 또는 층간 절연층(230)에 대해서 선택적으로 리세스된 도전성 플러그(450')를 형성한다.
도 4는 몰드(500)의 측벽 및 리세스된 도전성 플러그(450') 상에 전극층을 형성하는 단계를 개략적으로 나타낸다.
구체적으로, 리세스된 도전성 플러그(450') 상에 몰드(500)의 측벽, 또한, 리세스에 의해서 드러날 수 있는 층간 절연층(230)의 측벽을 덮는 전극층(600)을 알려진 전극 물질을 이용하여 증착한다. 예를 들어, 전극층(600)으로 도전성의 폴리실리콘층을 이용할 수 있다.
도 5는 몰드(500)의 상측 표면을 덮는 전극층(600) 부분을 선택적으로 제거하여 스토리지 전극(650)으로 분리하는 단계를 개략적으로 나타낸다.
구체적으로, 몰드(500) 상측 표면을 덮는 전극층(600) 부분을 CMP 등과 같은 평탄화 방법으로 선택적으로 제거하여 스토리지 전극(650)을 분리한다. 이때, 상기한 평탄화를 진행하기 이전에, 전극층(600)의 오목한 부분을 메우는 희생층(도시되지 않음)을 전극층(600) 상에 형성할 수 있다. 이와 같은 희생층이 도입될 경우, 평탄화는 희생층의 표면에서부터 순차적으로 진행하여 층간 절연층(230)의 상측 표면 부위의 전극층(600) 부분을 제거할 때까지 진행된다. 이러한 희생층은 바람직하게 실리콘 산화물로 형성될 수 있다.
이후에, 상기한 희생층 또는 몰드(500)를 선택적으로 제거하여 실린더 형태의 스토리지 전극(650)을 완성한다. 이러한 몰드(500) 등의 선택적이 제거는 실리콘 산화물에 대한 알려진 습식제를 이용한 습식 식각을 통해서 이루어질 수 있다.
상기한 바와 형성되는 스토리지 전극(650)은 도전성 플러그(450')가 리세스된 깊이 정도에 비례하는 표면적의 증가를 구현할 수 있다. 즉, 도전성플러그(450')에 의해서 노출된 층간 절연층(230)의 측벽 등을 덮도록 스토리지 전극(650)은 연장되어 있으므로, 실질적으로 스토리지 전극(650)의 유효 표면적은 보다 확장될 수 있다.
이와 같은 스토리지 전극(650) 상에 유전막(도시되지 않음) 및 상부 전극(도시되지 않음) 등을 형성하여 커패시터를 완성할 수 있다. 이때, 상기한 바와 같이 스토리지 전극(650)의 유효 면적이 증가될 수 있으므로, 커패시터가 차지하는 면적의 증가 없이 실질적으로 커패시터의 정전 용량의 증가를 얻을 수 있다.
이상, 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 본 발명은 이에 한정되지 않고, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.
상술한 본 발명에 따르면, BC에 포함되는 도전성 플러그의 표면을 선택적으로 리세스함으로써, 스토리지 전극의 유효 표면적을 증가시킬 수 있다. 이에 따라, 커패시터의 정전 용량의 증대를 구현할 수 있다.
Claims (16)
- 반도체 기판 상에 전기적으로 연결되는 도전성 패드 및 상기 도전성 패드를 둘러싸는 하부 절연층을 형성하는 단계;상기 하부 절연층 상에 비트 라인 스택들을 형성하는 단계;상기 비트 라인 스택을 덮는 층간 절연층을 형성하는 단계;상기 층간 절연층을 관통하여 상기 비트 라인 스택 옆을 지나 상기 도전성 패드를 노출하는 콘택홀을 형성하는 단계;상기 콘택홀을 메우는 폴리 실리콘층을 형성하는 단계;상기 폴리 실리콘층을 평탄화하여 상기 층간 절연층의 표면을 노출하며 상기 콘택홀을 채우는 도전성 플러그를 형성하는 단계;상기 도전성 플러그의 상측 표면을 노출하는 몰드를 상기 층간 절연층 상에 형성하는 단계;상기 몰드와 상기 폴리실리콘 간 및 상기 층간 절연층과 상기 폴리실리콘 간의 건식 식각 선택비를 이용하여 적어도 상기 층간 절연층의 측벽이 노출되도록 상기 도전성 플러그 상측 표면을 선택적으로 건식 식각하여 리세스하는 단계;상기 리세스된 도전성 플러그 및 상기 몰드의 측벽을 덮는 전극층을 형성하는 단계; 및상기 몰드의 상측 표면에 연장된 상기 전극층 부분을 선택적으로 제거하여 실린더 형태의 스토리지 전극으로 분리하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
- 삭제
- 제1항에 있어서, 상기 비트 라인 스택은비트 라인과 상기 비트 라인의 상측 표면을 덮는 캐핑 절연층 및 상기 캐핑 절연층에 연결되고 상기 비트 라인의 측벽을 덮어 보호하는 스페이서를 포함하여 형성되고,상기 콘택홀은 상기 캐핑 절연층 또는 상기 스페이서를 측면에 노출하는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제3항에 있어서, 상기 도전성 플러그를 리세스하는 단계는상기 캐핑 절연층 또는 상기 스페이서와 상기 폴리실리콘 간의 건식 식각 선택비를 더 이용하여 적어도 상기 스페이서 또는 상기 캐핑 절연층이 노출되도록 수행되는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제4항에 있어서, 상기 캐핑 절연층은실리콘 질화물을 포함하여 이루어지는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제4항에 있어서, 상기 스페이서는실리콘 질화물을 포함하여 이루어지는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제1항에 있어서, 상기 층간 절연층은실리콘 산화물을 포함하여 이루어진 것을 특징으로 하는 반도체 장치 제조방법.
- 제1항에 있어서, 상기 몰드는실리콘 산화물을 포함하여 이루어진 것을 특징으로 하는 반도체 장치 제조 방법.
- 제1항에 있어서, 상기 도전성 플러그를 리세스하는 단계는화학적 건식 식각 방법으로 수행되는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제9항에 있어서, 상기 화학적 건식 식각 방법은플루오린 계열의 가스를 포함하는 식각 가스를 이용하는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제10항에 있어서, 상기 플루오린 계열의 가스는CF4또는 CHF3인 것을 특징으로 하는 반도체 장치 제조 방법.
- 제10항에 있어서, 상기 식각 가스는산소 가스 또는 질소 가스를 더 포함하는 것을 특징으로 하는 반도체 장치제조 방법.
- 제10항에 있어서, 상기 화학적 건식 식각은리모우트 플라즈마 방식으로 수행되는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제13항에 있어서, 상기 화학적 건식 식각은대략 0℃ 내지 100℃ 정도의 온도 조건으로 수행되는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제10항에 있어서, 상기 화학적 건식 식각은등방성 식각으로 수행되는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제1항에 있어서, 상기 스토리지 전극으로 분리하는 단계 이후에상기 몰드를 선택적으로 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0016326A KR100389926B1 (ko) | 2001-03-28 | 2001-03-28 | 커패시터의 스토리지 전극을 포함하는 반도체 장치 제조방법 |
| US09/999,150 US6844229B2 (en) | 2001-03-28 | 2001-10-31 | Method of manufacturing semiconductor device having storage electrode of capacitor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0016326A KR100389926B1 (ko) | 2001-03-28 | 2001-03-28 | 커패시터의 스토리지 전극을 포함하는 반도체 장치 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20020076473A KR20020076473A (ko) | 2002-10-11 |
| KR100389926B1 true KR100389926B1 (ko) | 2003-07-04 |
Family
ID=19707547
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2001-0016326A KR100389926B1 (ko) | 2001-03-28 | 2001-03-28 | 커패시터의 스토리지 전극을 포함하는 반도체 장치 제조방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6844229B2 (ko) |
| KR (1) | KR100389926B1 (ko) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030065952A (ko) * | 2002-02-02 | 2003-08-09 | 삼성전자주식회사 | 커패시터를 포함하는 반도체 메모리 소자 및 그 제조방법 |
| KR100475074B1 (ko) * | 2002-05-16 | 2005-03-10 | 삼성전자주식회사 | 반도체 소자의 커패시터의 스토리지 전극 제조 방법 |
| KR100457161B1 (ko) * | 2002-07-18 | 2004-11-16 | 주식회사 하이닉스반도체 | 반도체소자의 저장전극 형성방법 |
| KR100721546B1 (ko) * | 2002-12-30 | 2007-05-23 | 주식회사 하이닉스반도체 | 캐패시터 및 그의 제조 방법 |
| KR100968411B1 (ko) * | 2003-06-30 | 2010-07-07 | 주식회사 하이닉스반도체 | 반도체 장치의 캐패시터 제조 방법 |
| US7247537B2 (en) * | 2003-08-18 | 2007-07-24 | Samsung Electronics Co., Ltd. | Semiconductor device including an improved capacitor and method for manufacturing the same |
| KR100553839B1 (ko) | 2003-11-27 | 2006-02-24 | 삼성전자주식회사 | 캐패시터와 그 제조 방법, 이를 포함하는 반도체 장치 및그 제조 방법 |
| KR100668833B1 (ko) * | 2004-12-17 | 2007-01-16 | 주식회사 하이닉스반도체 | 반도체소자의 캐패시터 제조방법 |
| KR100649350B1 (ko) * | 2004-12-28 | 2006-11-28 | 주식회사 하이닉스반도체 | 반도체 소자의 랜딩 플러그 콘택 형성 방법 |
| KR100977716B1 (ko) * | 2008-05-21 | 2010-08-24 | 주식회사 하이닉스반도체 | 반도체 장치 및 그 제조방법 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010059014A (ko) * | 1999-12-30 | 2001-07-06 | 박종섭 | 반도체소자의 제조방법 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6025624A (en) * | 1998-06-19 | 2000-02-15 | Micron Technology, Inc. | Shared length cell for improved capacitance |
| KR100334393B1 (ko) * | 1999-06-30 | 2002-05-03 | 박종섭 | 반도체소자의 제조방법 |
-
2001
- 2001-03-28 KR KR10-2001-0016326A patent/KR100389926B1/ko not_active IP Right Cessation
- 2001-10-31 US US09/999,150 patent/US6844229B2/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010059014A (ko) * | 1999-12-30 | 2001-07-06 | 박종섭 | 반도체소자의 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6844229B2 (en) | 2005-01-18 |
| US20020140018A1 (en) | 2002-10-03 |
| KR20020076473A (ko) | 2002-10-11 |
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