KR20030065952A - 커패시터를 포함하는 반도체 메모리 소자 및 그 제조방법 - Google Patents

커패시터를 포함하는 반도체 메모리 소자 및 그 제조방법 Download PDF

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KR20030065952A
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Abstract

본 발명의 반도체 메모리 소자는 반도체 기판 상의 매몰 콘택홀 내에 오목형 플러그와, 상기 오목형 플러그에 안정되게 지지되어 실린더형 스토리지 전극을 포함한다. 상기 실린더형 스토리지 전극을 커버하도록 유전막이 형성되어 있고, 상기 유전막 상에 플레이트 전극이 형성되어 있다. 이에 따라, 본 발명의 반도체 메모리 소자는 상기 오목형 플러그로 인해 실린더형 스토리지 전극이 쓰러지지 않으면서도 커패시턴스를 극대화하기 위해 실린더형 스토리지 전극의 높이를 높게 가져갈 수 있다.

Description

커패시터를 포함하는 반도체 메모리 소자 및 그 제조방법{Semiconductor memory device having capacitor and fabrication method thereof}
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 보다 상세하게는 커패시터를 포함하는 반도체 메모리 소자 및 그 제조방법에 관한 것이다.
반도체 메모리 소자, 예컨대 DRAM과 같은 반도체 메모리 소자는 집적도가 매우 높아짐에 따라 제한된 면적에서 높은 커패시턴스를 갖는 커패시터가 필요하다. 상기 반도체 소자의 커패시턴스를 증가시키기 위하여는 유전막을 유전상수가 높은 물질로 사용하거나, 유전막을 얇게 하거나, 커패시터의 하부 전극(이하에서는 "스토리지 전극"이라 함)의 표면적을 크게 하여야 한다.
상기 커패시턴스를 증가시키기 위하여, 유전막을 유전 상수가 큰 물질, 예컨대 탄탈륨 산화막 등을 사용하는 방법은 접합 파괴 전압 등과 같은 신뢰도 및 박막 특성이 불확실성의 문제점이 있어 실제 반도체 소자에 적용하기 어렵다. 유전막의 두께를 감소시키는 방법은 소자 동작시 유전막이 파괴되어 커패시터의 신뢰도에 심각한 영향을 주는 문제점이 있다. 따라서, 스토리지 전극의 표면적을 증가시키는 방법이 가장 손쉽게 실제의 반도체 메모리 소자에 적용할 수 있다. 상기 스토리지 전극의 표면적을 증가시키기 위하여 상기 스토리지 전극을 실린더형으로 형성하는 것이 바람직하다. 상기 스토리지 전극을 실린더형으로 할 경우 실린더의 높이를 크게 하여야만 커패시턴스를 크게 향상시킬 수 있다.
그런데, 반도체 메모리 소자가 매우 집적화됨에 따라 상기 실린더형 스토리지 전극의 높이를 높이는 것은 한계에 부딪치고 있다. 특히, 실린더형 스토리지 전극의 높이를 매우 높일 경우 실린더형 스토리지 전극이 쓰러지는 문제가 발생한다. 따라서, 실린더형 스토리지 전극이 쓰러지지 않으면서도 커패시턴스를 극대화할 수 있도록 실린더형 스토리지 전극의 높이를 최적화할 필요가 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 실린더형 스토리지 전극이 쓰러지지 않으면서도 커패시턴스를 극대화할 수 있는 반도체 메모리 소자를 제공하는 데 있다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는 상기 반도체 메모리 소자를 제조하는 데 적합한 제조방법을 제공하는 데 있다.
도 1은 본 발명에 의한 반도체 메모리 소자의 단면도이다.
도 2 내지 도 12는 도 1에 도시한 반도체 메모리 소자의 제조방법의 제1 실시예를 설명하기 위하여 도시한 단면도들이다.
도 13 및 도 14는 도 1에 도시한 반도체 메모리 소자의 제조방법의 제2 실시예를 설명하기 위하여 도시한 단면도들이다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 반도체 메모리 소자는 반도체 기판 상의 비트 라인 스페이서들 사이에 매몰 콘택홀을 갖는 층간 절연막이 형성되어 있다. 상기 매몰 콘택홀 내에는 오목형 플러그가 형성되어 있다. 상기 오목형 플러그에 안정되게 지지되어 상기 층간 절연막의 위쪽으로 실린더형 스토리지 전극이 형성되어 있다. 상기 실린더형 스토리지 전극을 커버하도록 유전막이 형성되어 있고, 상기 유전막 상에 플레이트 전극이 형성되어 있다.
상기 오목형 플러그는 상기 매몰 콘택홀의 내벽, 상기 비트 라인 스페이서들 사이 및 상기 반도체 기판 상에 형성되어 있을 수 있다. 상기 층간 절연막 상에는 식각 저지막 패턴이 더 형성되어 상기 층간 절연막을 보호할 수 있다. 상기 실린더형 스토리지 전극은 상기 오목형 플러그의 내벽에 지지되어 형성되는 것이 바람직하다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명의 반도체 메모리 소자의 제조방법은 반도체 기판 상에 비트 라인 및 비트 라인 스페이서를 형성하는 단계를 포함한다. 상기 비트 라인 및 비트 라인 스페이서를 덮도록 층간 절연막을 형성한다. 상기 층간 절연막을 상기 비트 라인 스페이서에 셀프 얼라인되도록 선택적으로 식각하여 매몰 콘택홀을 형성한다. 상기 매몰 콘택홀 내에 오목형 플러그를 형성한다. 상기 오목형 플러그에 안정되게 지지되면서 상기 층간 절연막의 위쪽으로 실린더형 스토리지 전극을 형성한다. 상기 실린더형 스토리지 전극을 커버하도록 유전막을 형성한다. 상기 유전막 상에 플레이트 전극을 형성한다.
상기 층간 절연막을 형성하는 단계 후에 상기 층간 절연막 상에 식각 저지막을 형성하여 상기 매몰 콘택홀 형성시 상기 층간 절연막 상에 식각 저지막 패턴이 형성될 수 있다. 상기 오목형 플러그는 상기 매몰 콘택홀이 매립되지 않도록 200∼1000Å의 작은 두께로 형성하는 것이 바람직하다.
이상과 같은 본 발명의 반도체 메모리 소자는 상기 실린더형 스토리지 전극이 상기 오목형 플러그로 인해 쓰러지지 않으면서도 커패시턴스를 극대화하기 위해 높이를 높게 가져갈 수 있다. 더하여, 본 발명의 반도체 메모리 소자는 상기 매몰 콘택홀 내에 실린더형 스토리지 전극이 형성되기 때문에 커패시턴스를 크게 할 수 있다.
이하, 첨부도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 그러나, 다음에 예시하는 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예들에 한정되는 것은 아니다. 본 발명의 실시예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다. 도면에서 막 또는 영역들의 크기 또는 두께는 명세서의 명확성을 위하여 과장되어진 것이다. 또한, 어떤 막이 다른 막 또는 기판의 "위(상)"에 있다라고 기재된 경우, 상기 어떤 막이 상기 다른 막의 위에 직접 존재할 수도 있고, 그 사이에 제3의 다른 막이 개재될 수도 있다.
도 1은 본 발명에 의한 반도체 메모리 소자의 단면도이다.
구체적으로, 본 발명의 반도체 메모리 소자는 반도체 기판(21) 상에 비트 라인(23) 및 비트 라인 마스크 패턴(25)이 형성되어 있다. 상기 비트 라인(23) 및 비트 라인 마스크 패턴(25)의 양측벽에는 비트 라인 스페이서(27)가 형성되어 있다. 상기 비트 라인 스페이서(27) 사이에는 매몰 콘택홀(35, buried contact(BC) 콘택홀)을 갖는 층간 절연막 패턴(29a)이 형성되어 있다. 상기 매몰 콘택홀(35)은 스토리지 전극이 반도체 기판(21)과 연결되는 부분이다.
상기 매몰 콘택홀(35) 내에는 오목형 플러그(37a, concave type plug)가 형성되어 있다. 상기 오목형 플러그(37a)는 상기 매몰 콘택홀(35)의 내벽, 상기 비트 라인 스페이서(27)의 사이 및 반도체 기판(21) 상에 형성되어 있다. 상기 오목형 플러그(37a)는 불순물이 도핑된 폴리실리콘막으로 구성한다. 상기 오목형 플러그(37a)는 상기 매몰 콘택홀(35)에 완전히 매립되지 않아 오목형이 되도록 200∼1000Å의 작은 두께로 구성한다. 상기 층간 절연막 패턴(29a) 상에는 식각 저지막 패턴(31a)이 형성되어 상기 층간 절연막 패턴(29a)을 보호한다.
상기 오목형 플러그(37a) 상에는 상기 오목형 플러그(37a)에 안정되게 지지되면서 상기 층간 절연막 패턴(29a)의 위쪽으로 실린더형 스토리지 전극(47a, 커패시터의 하부 전극)이 형성되어 있다. 특히, 상기 실린더형 스토리지 전극(47a)은 상기 오목형 플러그(37a)의 내벽에 지지되어 형성된다. 상기 실린더형 스토리지 전극(47a)은 불순물이 도핑된 폴리실리콘막으로 구성된다.
상기 실린더형 스토리지 전극(47a)을 커버하도록 유전막(51)이 형성되어 있다. 상기 유전막(51)은 탄탈륨 산화막(Ta2O5)으로 구성한다. 상기 유전막(51) 상에 플레이트 전극(커패시터의 상부 전극, 53)이 형성되어 있다. 상기 플레이트 전극(53)은 TiN막으로 구성한다.
이상과 같은 본 발명의 반도체 메모리 소자는 상기 오목형 플러그(37a)로 인해 실린더형 스토리지 전극(47a)이 쓰러지지 않으면서도 커패시턴스를 극대화하기 위해 실린더형 스토리지 전극(47a)의 높이를 높게 가져갈 수 있다. 즉, 오목형 플러그(37a)를 형성하면 그렇게 형성하지 않은 경우보다 실린더형 스토리지 전극(47a)의 높이를 2000∼3000Å의 두께만큼 더 높일 수 있어 커패시턴스를 20% 정도 향상시킬 수 있다. 그리고, 상기 매몰 콘택홀(35) 내에 실린더형 스토리지 전극(47a)이 형성되기 때문에 실린더형 스토리지 전극(47a)의 내면적이 크게 되고, 이로 인해 커패시턴스를 크게 할 수 있다.
도 2 내지 도 12는 도 1에 도시한 반도체 메모리 소자의 제조방법의 제1 실시예를 설명하기 위하여 도시한 단면도들이다.
도 2를 참조하면, 반도체 기판(21), 예컨대 실리콘 기판 상에 비트 라인(23)및 비트 라인 마스크 패턴(25)을 형성한다. 상기 비트 라인(23)은 상기 반도체 기판(21) 상에 비트 라인용 도전막, 예컨대 텅스텐막(W) 또는 텅스텐 실리사이드막(WSi)을 형성한 후, 상기 비트 라인 마스크 패턴(25)을 식각마스크로 하여 상기 비트 라인용 도전막을 식각하여 형성한다. 상기 비트 라인 마스크 패턴(25)은 1500∼3000Å의 두께로 형성한다. 상기 비트 라인 마스크 패턴(25)은 사진식각공정을 이용하여 실리콘 질화막을 패터닝하여 형성한다.
상기 비트 라인(23) 및 비트 라인 마스크 패턴(25)의 양측벽에 비트 라인 스페이서(27)를 형성한다. 상기 비트 라인 스페이서(27)는 400∼700Å의 두께로 형성한다. 상기 비트 라인 스페이서(27)는 상기 비트 라인(23) 및 비트 라인 마스크 패턴(25)이 형성된 반도체 기판(21)의 전면에 비트 라인 스페이서용 절연막, 예컨대 실리콘 질화막을 형성한 후 이방성 식각하여 형성한다.
계속하여, 상기 비트 라인(23), 비트 라인 마스크 패턴(25) 및 비트 라인 스페이서(27)를 덮도록 상기 반도체 기판(21)의 전면에 층간 절연막(29)을 형성한다. 상기 층간 절연막(29)은 고밀도 플라즈마 산화막(high density plasma oxide) 또는 BPSG(Boro Phospho Silicate Glass)를 이용하여 형성한다.
도 3을 참조하면, 상기 층간 절연막(29) 상에 식각 저지막(31, etch stopping layer)을 형성한다. 상기 식각 저지막(31)은 실리콘 질화막을 이용하여 형성한다. 상기 식각 저지막(31)은 후술하는 바와 같이 몰드 절연막 패턴을 식각하여 제거할 때 상기 층간 절연막(29)이 식각되지 않도록 하는 역할을 한다. 특히, 본 발명에서는 상기 식각 저지막(31)을 스토리지 전극용 콘택홀["매몰(buried contact, BC) 콘택홀"] 형성 전에 형성한다. 이렇게 하여야만 후술하는 오목형 플러그(concave type plug)를 형성할 수 있다.
계속하여, 상기 식각 저지막(31) 상에 매몰 콘택홀을 형성하기 위한 매몰 콘택 패턴(33)을 형성한다. 상기 매몰 콘택 패턴(33)은 상기 비트 라인 스페이서(27) 사이의 반도체 기판(21)의 상부를 오픈하도록 형성한다. 상기 매몰 콘택 패턴(33)은 사진식각공정을 이용하여 포토레지스트막으로 형성한다.
도 4를 참조하면, 상기 매몰 콘택 패턴(33)을 식각 마스크로 상기 식각 저지막(31) 및 층간 절연막(29)을 선택적으로 식각하여 매몰 콘택홀(35)을 형성함과 아울러 식각 저지막 패턴(31a) 및 층간 절연막 패턴(29a)을 형성한다. 상기 매몰 콘택홀(35)은 상기 비트 라인 스페이서(27)에 셀프 얼라인되어 형성되기 때문에, 상기 매몰 콘택홀(25)을 형성하기 위한 식각 공정을 셀프 얼라인 콘택 식각 공정이라 부른다. 상기 매몰 콘택홀(35)은 후에 스토리지 전극이 형성되어 반도체 기판(21)의 드레인 영역(도시 안 함)과 연결되는 부분이다.
계속하여, 상기 매몰 콘택홀(35)을 형성하기 위한 매몰 콘택 패턴(33)을 제거한다. 다음에, 상기 매몰 콘택홀(35)이 형성된 반도체 기판(21)을 세정한다. 이렇게 되면, 상기 매몰 콘택홀(35)의 내부가 확장되어 상기 식각 저지막 패턴(31a)의 하부 쪽에 언더컷(36)이 형성된다. 다시 말해, 상기 매몰 콘택홀(35)의 상부 직경이 상기 언더컷(36)으로 인해 넓혀진다. 상기 언더컷(36)은 조절 가능하며, 상기 언더컷(36)의 정도에 따라 후에 형성되는 실린더형 스토리지 전극의 안정성 및 스토리지 전극의 내벽 면적을 극대화할 수 있다.
도 5를 참조하면, 매몰 콘택홀(35) 및 식각 저지막 패턴(31a)이 형성된 반도체 기판(21)의 전면에 플러그용 도전막(37)을 형성한다. 상기 플러그용 도전막(37)은 상기 매몰 콘택홀(35)이 매립되지 않도록 200∼1000Å 두께의 작은 두께로 형성한다. 상기 플러그용 도전막(37)은 불순물이 도핑된 폴리실리콘막을 이용하여 형성한다.
계속하여, 상기 플러그용 도전막(37)이 형성된 반도체 기판(37)이 형성된 반도체 기판(21)의 전면에 상기 매몰 콘택홀(35)을 충분히 매립하도록 제1 희생막(39)을 형성한다. 상기 제1 희생막(39)은 포토레지스트막으로 형성한다.
도 6을 참조하면, 상기 제1 희생막(39)을 상기 식각 저지막 패턴(31a)의 하면까지 에치백한다. 즉, 제1 희생막(39)을 상기 층간 절연막 패턴(29a)의 표면과 평행하도록 에치백한다. 이때, 상기 식각 저지막(31a)의 표면 및 측벽 상에 형성된 플러그용 도전막(37)은 식각된다. 이어서, 상기 매몰 콘택홀(35) 내부에 에치백된 제1 희생막(39)을 제거한다. 상기 제1 희생막(39)을 포토레지스트막으로 형성하였기 때문에 상기 제1 희생막(39)은 애싱(Asing) 공정을 이용하여 용이하게 제거할 수 있다.
결과적으로, 상기 매몰 콘택홀(35) 내에는 오목형 플러그(37a)가 형성된다. 상기 오목형 플러그(37a)는 후에 형성되는 스토리지 전극이 쓰러지지 않게 하는 역할을 하며, 스토리지 전극의 내부 면적을 크게 하여 커패시턴스를 극대화할 수 있다.
도 7을 참조하면, 상기 오목형 플러그(37a) 및 식각 저지막 패턴(31a) 상에 상기 매몰 콘택홀(35)을 매립하도록 몰드 절연막(41)을 형성한다. 상기 몰드 절연막(41)은 플라즈마 산화막 또는 플라즈마 TEOS(tetra ethyl ortho silicate)막을 이용하여 형성한다. 상기 몰드 절연막(41)의 두께는 후에 형성되는 스토리지 전극의 높이에 관계되기 때문에 커패시턴스의 극대화를 위해 가능한 한 크게 하는 것이 유리하다. 본 실시예에서는 상기 몰드 절연막(41)은 15,000∼16,000Å의 두께로 형성한다.
계속하여, 상기 몰드 절연막(41) 상에 콘택 패턴(43)을 형성한다. 상기 콘택 패턴(43)은 상기 몰드 절연막(41)을 식각하여 상기 오목형 플러그(37a)를 노출시키기 위하여 형성한다. 상기 콘택 패턴(43)은 사진식각공정을 이용하여 포토레지스트막으로 형성한다.
도 8을 참조하면, 상기 콘택 패턴(43)을 식각 마스크로 상기 몰드 절연막(41)을 이방성 식각하여 콘택홀(45)을 갖는 몰드 절연막 패턴(41a)을 형성한다. 상기 몰드 절연막의 이방성 식각시 상기 오목형 플러그(37a)가 식각 저지막으로 작용한다. 이렇게 되면, 상기 오목형 플러그(37a)는 상기 몰드 절연막 패턴(41a)에 형성된 콘택홀(45)에 의하여 노출된다.
도 9를 참조하면, 상기 몰드 절연막 패턴(41a)을 형성하는데 사용된 콘택 패턴(43)을 제거한다. 이어서, 상기 몰드 절연막 패턴(41a)이 형성된 반도체 기판(21)을 세정한다.
다음에, 상기 콘택홀(45) 및 매몰 콘택홀(35) 내에 상기 몰드 절연막 패턴(41a)을 커버하도록 스토리지 전극용 도전막(47)을 형성한다. 다시 말해, 상기 스토리지 전극용 도전막(47)은 상기 매몰 콘택홀(35) 내의 오목형 플러그(37a)의 표면, 콘택홀(45)의 내벽에 형성된다. 상기 스토리지 전극용 도전막(47)은 200∼800Å의 두께로 형성한다. 상기 스토리지 전극용 도전막(47)은 불순물이 도핑된 폴리실리콘막으로 형성한다.
도 10을 참조하면, 상기 스토리지 전극용 도전막(47) 상에 상기 매몰 콘택홀(35) 및 콘택홀(45)을 충분히 매립하도록 제2 희생막(49)을 형성한다. 다시 말해, 상기 제2 희생막(49)은 상기 매몰 콘택홀(35) 상의 오목형 플러그(37a)의 표면, 상기 콘택홀(45)의 내벽 및 상기 몰드 절연막 패턴(41a)의 표면 상에 형성된다. 상기 제2 희생막(49)은 USG(undoped silicate glass)을 이용하여 형성한다.
도 11을 참조하면, 상기 몰드 절연막 패턴(41a)의 상부 표면을 식각 저지점으로 상기 제2 희생막(49)을 에치백 또는 화학기계적연마하여 평탄화한다. 이렇게 되면, 상기 매몰 콘택홀(35) 상의 오목형 플러그(37a)의 표면, 상기 콘택홀(45)의 내벽 상에는 실린더형 스토리지 전극(47a)이 형성되고, 상기 매몰 콘택홀(35) 및 콘택홀(45) 내부에는 제2 희생막 패턴(49a)이 형성된다.
도 12를 참조하면, 상기 매몰 콘택홀(35) 및 콘택홀(45) 내에 형성된 제2 희생막 패턴(49) 및 상기 몰드 절연막 패턴(41a)을 식각하여 제거한다. 이렇게 되면, 상기 매몰 콘택홀(35) 상의 오목형 플러그(37a)의 표면, 상기 콘택홀(45)의 내벽 상에는 실린더형 스토리지 전극(47a)이 형성된다.
특히, 상기 실린더형 스토리지 전극(47a)은 상기 오목형 플러그(37a)로 인해 쓰러지지 않으면서도 커패시턴스를 극대화하기 위해 높이를 높게 가져갈 수 있다. 더하여, 상기 매몰 콘택홀(35) 내에 실린더형 스토리지 전극(47a)이 형성되기 때문에 실린더형 스토리지 전극(47a)의 내면적이 크게 되고, 이로 인해 커패시턴스를 크게 할 수 있다.
계속하여, 도 1에 도시한 바와 같이 상기 실린더형 스토리지 전극(47a)이 형성된 반도체 기판(21)의 전면에 상기 실린더형 스토리지 전극(47a)을 커버하도록 유전막(51)을 형성한다. 상기 유전막(51)은 탄탈륨 산화막(Ta2O5)을 이용하여 형성한다. 상기 유전막(51) 상에 플레이트 전극(커패시터의 상부 전극, 53)을 형성함으로써 커패시터를 완성한다. 상기 플레이트 전극(53)은 TiN막으로 형성한다.
도 13 및 도 14는 도 1에 도시한 반도체 메모리 소자의 제조방법의 제2 실시예를 설명하기 위하여 도시한 단면도들이다. 도 13 및 도 14에서, 도 2 내지 도 12와 동일한 참조번호는 동일한 부재를 나타낸다.
구체적으로, 도 13 및 도 14에 도시한 제2 실시예는 제1 실시예와 비교하여 제1 희생막(41)의 물질 및 제1 희생막의 제거 방법을 제외하고는 동일하다. 먼저, 제1 실시예의 도 2 내지 도 5의 제조 단계를 수행한다. 도 5의 제1 희생막(39)은 제1 실시예와 같이 포토레지스트막으로 형성하지 않고 USG(undoped silicate glass)막으로 형성한다.
다음에, 도 13을 참조하면, 상기 제1 희생막(39)을 상기 식각 저지막 패턴(31a)의 하면까지 에치백한다. 이때, 상기 식각 저지막(31a)의 표면 및 측벽 상에 형성된 플러그용 도전막(37)은 식각된다. 이렇게 되면, 상기 매몰 콘택홀(35) 내에는 오목형 플러그(37a)가 형성되고, 오목형 플러그(37a) 상의 매몰 콘택홀(35) 내에는 제1 희생막 패턴(39a)이 형성된다.
도 14를 참조하면, 상기 제1 희생막 패턴(39a), 오목형 플러그(37a) 및 식각 저지막 패턴(31a) 상에 몰드 절연막(41)을 형성한다. 상기 몰드 절연막(41) 상에 콘택 패턴(43)을 형성한다. 상기 콘택 패턴(43)은 상기 몰드 절연막(41)을 식각하여 상기 오목형 플러그(37a)를 노출시키기 위하여 형성한다. 상기 콘택 패턴(43)은 사진식각공정을 이용하여 포토레지스트막으로 형성한다.
계속하여, 제1 실시예의 도 8에 도시한 바와 같이 상기 콘택 패턴(43)을 식각 마스크로 상기 몰드 절연막(41)을 이방성 식각하여 콘택홀(45)을 갖는 몰드 절연막 패턴(41a)을 형성한다. 이때, 상기 매몰 콘택홀(35) 내부에 형성된 제1 희생막 패턴(39a)이 제거된다. 다음에, 도 9 내지 도 12의 제조 단계를 수행하여 커패시터를 완성한다.
상술한 바와 같이 본 발명의 반도체 메모리 소자는 오목형 플러그를 형성하기 때문에 실린더형 스토리지 전극이 쓰러지지 않으면서도 실린더형 스토리지 전극의 높이를 극대화하여 커패시턴스를 향상시킬 수 있다.
더하여, 본 발명은 실린더형 스토리지 전극이 오목형 플러그 내에 형성되기 때문에 오목형 플러그 내에서 실린더형 스토리지 전극의 내부 표면적을 증가시킬 수 있어 커패시턴스를 향상시킬 수 있다.

Claims (17)

  1. 반도체 기판 상의 비트 라인 스페이서들 사이에 형성된 매몰 콘택홀을 갖는 층간 절연막;
    상기 매몰 콘택홀 내에 형성된 오목형 플러그;
    상기 오목형 플러그에 안정되게 지지되어 상기 층간 절연막의 위쪽으로 형성된 실린더형 스토리지 전극;
    상기 실린더형 스토리지 전극을 커버하도록 형성된 유전막; 및
    상기 유전막 상에 형성된 플레이트 전극을 포함하여 이루어지는 것을 특징으로 하는 반도체 메모리 소자.
  2. 제1항에 있어서, 상기 오목형 플러그는 상기 매몰 콘택홀의 내벽, 상기 비트 라인 스페이서들 사이 및 상기 반도체 기판 상에 형성되어 있는 것을 특징으로 하는 반도체 메모리 소자.
  3. 제1항에 있어서, 상기 층간 절연막 상에는 식각 저지막 패턴이 더 형성되어 상기 층간 절연막을 보호하는 것을 특징으로 하는 반도체 메모리 소자.
  4. 제1항에 있어서, 상기 실린더형 스토리지 전극은 상기 오목형 플러그의 내벽에 지지되어 형성되는 것을 특징으로 하는 반도체 메모리 소자.
  5. 제1항에 있어서, 상기 오목형 플러그 및 실린더형 스토리지 전극은 불순물이 도핑된 폴리실리콘막으로 구성되는 것을 특징으로 하는 반도체 메모리 소자.
  6. 제1항에 있어서, 상기 오목형 플러그는 200∼1000Å의 작은 두께로 구성하는 것을 특징으로 하는 반도체 메모리 소자.
  7. 반도체 기판 상에 비트 라인 및 비트 라인 스페이서를 형성하는 단계;
    상기 비트 라인 및 비트 라인 스페이서를 덮도록 층간 절연막을 형성하는 단계;
    상기 층간 절연막을 상기 비트 라인 스페이서에 셀프 얼라인되도록 선택적으로 식각하여 매몰 콘택홀을 형성하는 단계;
    상기 매몰 콘택홀 내에 오목형 플러그를 형성하는 단계;
    상기 오목형 플러그에 안정되게 지지되면서 상기 층간 절연막의 위쪽으로 실린더형 스토리지 전극을 형성하는 단계;
    상기 실린더형 스토리지 전극을 커버하도록 유전막을 형성하는 단계; 및
    상기 유전막 상에 플레이트 전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  8. 제7항에 있어서, 상기 층간 절연막을 형성하는 단계 후에 상기 층간 절연막 상에 식각 저지막을 형성하여 상기 매몰 콘택홀 형성시 상기 층간 절연막 상에 식각 저지막 패턴이 형성되는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  9. 제7항에 있어서, 상기 매몰 콘택홀을 형성한 단계 후에 상기 반도체 기판을 세정하여 상기 매몰 콘택홀의 상부 직경을 넓히는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  10. 제7항에 있어서, 상기 오목형 플러그를 형성하는 단계는,
    상기 매몰 콘택홀이 형성된 반도체 기판의 전면에 도전막을 형성하는 단계와, 상기 오목형 플러그 상에 상기 매몰 콘택홀을 매립하도록 제1 희생막을 형성하는 단계와, 상기 제1 희생막을 상기 층간 절연막의 표면과 평행하도록 에치백하는단계와, 상기 에치백된 제1 희생막을 제거하는 단계로 이루어지는 것을 특징으로 하는 반도체 메모리 소자의 제조방법,
  11. 제10항에 있어서, 상기 제1 희생막은 포토레지스트막 또는 USG막으로 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  12. 제10항에 있어서, 상기 오목형 플러그를 구성하는 도전막은 200∼1000Å의 작은 두께로 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  13. 제10항에 있어서, 상기 오목형 플러그를 구성하는 도전막은 불순물이 도핑된 폴리실리콘막으로 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  14. 제7항에 있어서, 상기 실린더형 스토리지 전극을 형성하는 단계는,
    상기 오목형 플러그 및 층간 절연막 상부에 몰드 절연막을 형성하는 단계와, 상기 몰드 절연막을 선택적으로 식각하여 상기 오목형 플러그를 노출하는 콘택홀을 갖는 몰드 절연막 패턴을 형성하는 단계와, 상기 오목형 플러그의 표면 및 상기 몰드 절연막 패턴을 커버하도록 도전막을 형성하는 단계와, 상기 도전막 상에 상기 매몰 콘택홀 및 콘택홀을 매립하도록 제2 희생막을 형성하는 단계와, 상기 제2 희생막을 상기 몰드 절연막의 표면을 식각저지점으로 평탄화하는 단계와, 상기 몰드 절연막을 식각하여 제거하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  15. 제14항에 있어서, 상기 몰드 절연막 패턴은 상기 오목형 플러그를 식각 저지막으로 상기 몰드 절연막을 식각하여 얻어지는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  16. 제14항에 있어서, 상기 제2 희생막은 USG막으로 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  17. 제14항에 있어서, 상기 실린더형 스토리지 전극을 구성하는 도전막은 불순물이 도핑된 폴리실리콘막으로 형성되는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
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