KR100330571B1 - 반도체소자의캐패시터형성방법 - Google Patents
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Abstract
본 발명은 반도체소자의 캐패시터 형성방법에 관한 것으로, 반도체기판 상부에 하부절연층, 질화막, 도전층 및 산화막을 순차적으로 일정두께 형성하고 캐패시터 콘택마스크를 이용한 식각공정으로 상기 반도체기판의 예정된 부분을 노출시키는 콘택홀을 형성한 다음, 저장전극마스크를 이용하여 상기 반도체기판에 접속되는 저장전극을 형성하고 전체표면상부에 유전체막과 플레이트전극을 순차적으로 형성함으로써 상기 플레이트전극과 하부절연층에 형성된 구조물과의 브릿지를 방지하고 반도체소자의 특성 및 신뢰성을 향상시키고 반도체소자의 고집적화를 가능하게 하는 기술이다.
Description
본 발명은 반도체소자의 캐패시터 형성방법에 관한 것으로, 특히 캐패시터 형성시 실시되는 과도식각으로인한 단점을 극복하기위하여 하부절연층 상부에 별도의 층을 형성하고 후공정을 실시함으로써 반도체소자의 특성 및 신뢰성을 향상시킬 수 있는 기술에 관한 것이다.
반도체소자가 고집적화되어 셀 크기가 감소됨에따라 저장전극의 표면적에 비례하는 정전용량을 충분히 확보하기가 어려워지고 있다.
특히, 단위셀이 하나의 모스 트랜지스터와 캐패시터로 구성되는 디램소자는 칩에서 많은 면적을 차지하는 캐패시터의 정전용량을 크게하면서, 면적을 줄이는 것이 디램 소자의 고집적화에 중요한 요인이 된다.
그래서, ( Eo X Er X A ) / T ( 단, 상기 Eo 는 진공유전율, 상기 Er 은 유전막의 유전율, 상기 A 는 캐패시터의 표면적 그리고 상기 T 는 유전막의 두께 ) 로 표시되는 캐패시터의 정전용량 C 를 증가시키기 위하여, 여러가지 형상으로 상기 캐패시터의 표면적을 증가시켰다.
종래기술을 일례인 실린더형 캐패시터 형성공정을 설명하면 다음과 같다.
반도체기판 상부에 하부절연층을 형성하고 상기 반도체기판의 예정된 부분을 노출시키는 콘택홀을 형성한 다음, 상기 콘택홀을 통하여 상기 예정된 부분에 접속되는 제1다결정실리콘막을 형성하고 그 상부에 희생 산화막을 일정두께 형성한 다음, 저장전극마스크를 이용한 식각공정으로 상기 희생산화막과 제1다결정실리콘막을 순차적으로 식각하고 상기 희생 산화막과 제1다결정실리콘막의 식각면에 제2다결정실리콘막 스페이서를 형성한 다음, 다결정실리콘막과의 식각선택비 차이를 이용하여 상기 희생산화막을 제거함으로써 저장전극을 형성하고 전체표면상부에 유전체막과 플레이트전극을 형성하여 캐패시터를 형성하였다. 그러나, 상기 희생 산화막 제거공정시 수반되는 과도식각공정으로 상기 하부절연층이 일부 식각되어 상기 하부절연층에 형성된 구조물이 노출되는 경우, 상기 플레이트전극과 브릿지 (bridge ) 현상이 유발될 수 있다. 그리고, 상기 유전체막이 NO 구조로 형성되는 경우, 산화막과 도전체에서 성장속도가 다른 질화막이 후속열공정으로 크래킹 ( cracking ) 되는 현상이 발생한다.
이상의 현상으로인하여, 반도체소자의 특성 및 신뢰성이 저하되고 반도체소자의 고집적화를 어렵게 하는 문제점이 있다.
따라서, 본 발명은 종래기술의 문제점을 해결하기위하여, 하부절연층이 형성된 반도체기판 상부에 질화막, 도전층 및 산화막을 순차적으로 형성하고 캐패시터를 형성함으로써 반도체소자의 특성 및 신뢰성을 향상시키고 반도체소자의 고집적화를 가능하게 하는 반도체소자의 캐패시터 형성방법을 제공하는데 그 목적이 있다.
이상의 목적을 달성하기위한 본 발명인 반도체소자의 캐패시터 형성 방법의 제1특징은, 반도체기판 상부에 하부절연층을 형성하는 공정과,
상기 하부절연층 상부에 질화막을 형성하는 공정과,
상기 질화막 상부에 도전층을 형성하는 공정과,
상기 도전층 상부에 산화막을 형성하는 공정과,
콘택마스크를 이용하여 상기 반도체기판의 예정된 부분을 노출시키는 콘택홀을 형성하는 공정과,
상기 콘택홀을 통하여 상기 반도체기판의 예정된 부분에 접속되는 저장전극을 형성하는 공정과,
전체표면상부에 유전체막과 플레이트전극을 순차적으로 형성하는 공정을 포함하는데 있다.
또한, 상기 유전체막은 NO 구조로 형성되는 것과,
상기 질화막은 10 내지 200 Å 두께로 형성되는 것과,
상기 도전층은 10 내지 500 Å 두께로 형성되는 것과,
상기 제1산화막은 10 내지 500 Å 두께로 형성되는 것이다.
이상의 목적을 달성하기위한 본 발명인 반도체소자의 캐패시터 형성 방법의 제2특징은, 반도체기판 상부에 하부절연층, 질화막, 제1도전층 및 제1산화막을 순차적으로 형성하는 공정과,
콘택마스크를 이용한 식각공정으로 상기 반도체기판의 예정된 부분을 노출시키는 콘택홀을 형성하는 공정과,
상기 콘택홀의 측벽에 제2산화막 스페이서를 형성하는 공정과,
상기 콘택홀을 통하여 상기 예정된 부분에 접속되는 제2도전층을 형성하는 공정과,
상기 제2도전층 상부에 제3산화막을 형성하는 공정과,
저장전극마스크를 이용한 식각공정으로 상기 제3산화막과 제2도전층을 식각하는 공정과,
상기 제3산화막과 제2도전층의 식각면에 제3도전층 스페이서를 형성하는 공정과,
상기 제3산화막과 제1산화막을 제거하는 공정과,
전체표면상부에 에이취.에스.지. ( HSG : Hemi Spherical Grain, 이하에서HSG 라 함 ) 막을 형성하는 공정과,
상기 질화막을 식각장벽으로하여 상기 HSG 막과 상기 제1도전층을 식각하는 공정과,
전체표면상부에 유전체막과 플레트전극을 형성하는 공정을 포함하는데 있다.
또한, 상기 유전체막은 NO 구조로 형성되는 것과,
상기 질화막은 10 내지 200 Å 두께로 형성되는 것과,
상기 도전층은 10 내지 500 Å 두께로 형성되는 것이다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
제1A도 내지 제1D도는 본 발명의 실시예에 따른 반도체소자의 캐패시터 형성공정을 도시한 단면도이다.
제1A를 참조하면, 반도체기판(11) 상부에 하부절연층(13)을 형성한다. 이때, 상기 하부절연층(13)은 소자분리절연막(도시안됨) 및 게이트전극(도시안됨) 또는 비트라인(도시안됨)을 형성하고 평탄화된 절연막(도시안됨)을 형성한 것이다. 그리고, 상기 평탄화된 절연막은 비.피.에스.지. (BPSG : Boro Phospho Silicate Glass, 이하에서 BPSG 라 함 ) 와 같이 플로우가 잘되는 절연물질로 형성된 것이다. 그 다음에, 상기 하부절연층(13) 상부에 잘화막(15)을 일정두께 형성한다. 그리고, 상기 질화막(15) 상부에 제1다결정실리콘막(17)을 일정두께 형성한다. 그리고, 상기 제1다결정실리콘막(17) 상부에 제1산화막(19)을 일정두께 형성한다. 그리고, 캐패시터 콘택마스크(도시안됨)를 이용한 식각공정으로 상기 제1산화막(19), 제1다결정실리콘막(17) 및 질화막(15)을 순차적으로 식각하여 상기 반도체기판(11)의 예정된 부분을 노출시키는 콘택홀(21)을 형성한다. 그리고, 상기 콘택홀(21)의 측벽에 제2산화막(23) 스페이서를 형성한다.
여기서, 상기 질화막(15)은 10 내지 200 Å 두께로 형성된 것이다. 그리고, 상기 제1다결정실리콘막(17)은 10 내지 500 Å 두께로 형성된 것이다. 그리고, 상기 제1산화막(19)은 10 내지 500 Å 두께로 형성된 것이다.
제1B도를 참조하면,상기 콘택홀(21)을 통하여 상기 반도체기판(11)의 예정된 부분에 접속되도록 전체표면상부에 제2다결정실리콘막(25)을 일정두께 형성한다. 그리고, 상기 제2다결정실리콘막(25) 상부에 제3산화막(27)을 두껍게 형성한다. 그리고, 저장전극마스크(도시안됨)를 이용한 식각공정으로 상기 제3산화막(27)과 제2다결정실리콘막(25)을 순차적으로 식각한다.
제1C도를 참조하면, 전체표면상부에 제3다결정실리콘막(29)을 형성한다. 그리고, 상기 제3다결정실리콘막(29)을 이방성식각하여 상기 제3산화막(27)과 제2다결정실리콘막(25)의 식각면에 제3다결정실리콘막(29) 스페이서를 형성한다. 그리고, 상기 제3산화막(27)을 제거한다. 이때, 상기 제3산화막(27) 제거공정은 상기 제3,2,1다결정실리콘막(29,25,17)과의 식각선택비 차이를 이용하여 실시된 것이다. 이때, 상기 제1산화막(15)은 상기 제3산화막(27) 식각공정시 수반되는 과도식각으로 인하여 제거된 것이다. 그리고, 상기 과도식각으로 인하여 상기 제2다결정실리콘막(25)의 하부에는 언더컷 ( under cut ) 이 형성된다.
제1D도를 참조하면, 전체표면상부에 비정질 실리콘막을 형성하고 이를 어닐링 ( annealing ) 하여 표면에 HSG 막(31)을 형성한다. 그리고, 상기 HSG 막(31)을이방성식각하여 상기 질화막(15)을 노출시킨다. 이때, 상기 이방성식각공정은 상기 질화막(15)을 식각장벽으로하여 실시된 것이다.
이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 캐패시터 형성방법은, 실린더형 저장전극 형성시 실시되는 과도식각으로 인하여 발생되는 반도체소자의 특성저하를 방지하여 반도체소자의 특성 및 신뢰성을 향상시키고 반도체소자의 고집적화를 가능하게 하는 잇점이 있다.
제 1A 도 내지 제 1D 도는 본 발명의 실시예에 따른 반도체소자의 캐패시터 형성방법을 도시한 단면도.
◈ 도면의 주요부분에 대한 부호의 명칭
11 : 반도체기판 13 : 하부절연층
15 : 질화막 17 : 제1다결정실리콘막
19 : 제1산화막 21 : 콘택홀
23 : 제2산화막 25 : 제2다결정실리콘막
27 : 제3산화막 29 : 제3다결정실리콘막
31 : HSG 막
Claims (10)
- 반도체기판 상부에 하부절연층을 형성하는 공정과,상기 하부절연층 상부에 질화막을 형성하는 공정과,상기 질화막 상부에 도전층을 형성하는 공정과,상기 도전층 상부에 산화막을 형성하는 공정과,콘택마스크를 이용히여 상기 반도체기판의 예정된 부분을 노출시키는 콘택홀을 형성하는 공정과,상기 콘택홀을 통하여 상기 반도체기판의 예정된 부분에 접속되는 저장전극을 형성하는 공정과,전체표면상부에 유전체막과 플레이트전극을 순차적으로 형성하는 공정을 포함하는 반도체소자의 캐패시터 형성방법.
- 제 1 항에 있어서,상기 유전체막은 NO 구조로 형성되는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
- 제 1 항에 있어서,상기 질화막은 10 내지 200 Å 두께로 형성되는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
- 제 1 항에 있어서,상기 도전층은 10 내지 500 Å 두께로 형성되는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
- 제 1 항에 있어서,상기 제1산화막은 10 내지 500 Å 두께로 형성되는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
- 반도체기판 상부에 하부절연층, 질화막, 제1도전층 및 제1산화막을 순차적으로 형성하는 공정과,콘택마스크를 이용한 식각공정으로 상기 반도체기판(11)의 예정된 부분을 노출시키는 콘택홀을 형성하는 공정과,상기 콘택홀의 측벽에 제2산화막 스페이서를 형성하는 공정과,상기 콘택홀을 통하여 상기 예정된 부분에 접속되는 제2도전층을 형성하는 공정과,상기 제2도전층 상부에 제3산화막을 형성하는 공정과,저장전극마스크를 이용한 식각공정으로 상기 제3산화막과 제2도전층을 식각하는 공정과,상기 제3산화막과 제2도전층의 식각면에 제3도전층 스페이서를 형성하는 공정과,상기 제3산화막과 제1산화막을 제거하는 공정과,전체표면상부에 HSG 막을 형성하는 공정과,상기 질화막을 식각장벽으로하여 상기 HSG 막과 상기 제1도전층을 식각하는 공정과,전체표면상부에 유전체막과 플레이트전극을 형성하는 공정을 포함하는 반도체소자의 캐패시터 형성방법.
- 제 6 항에 있어서,상기 유전체막은 NO 구조로 형성되는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
- 제 6 항에 있어서,상기 질화막은 10 내지 200 Å 두께로 형성되는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
- 제 6 항에 있어서,상기 도전층은 10 내지 500 Å 두께로 형성되는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
- 제 6 항에 있어서,상기 제1산화막은 10 내지 500 Å 두께로 형성되는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
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