KR20020001999A - 반도체소자의 캐패시터 형성방법 - Google Patents
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Abstract
본 발명은 반도체소자의 캐패시터 형성방법에 관한 것으로,
저장전극 콘택플러그가 구비되는 하부절연층을 반도체기판 상부에 형성하는 공정과, 전체표면상부에 식각장벽층인 알루미나를 전체표면상부에 형성하는 공정과, 상기 알루미나 상부에 희생산화막을 형성하고 그 상부에 감광막패턴을 형성하는 공정과, 상기 감광막패턴을 마스크로 하여 상기 하부절연층과 식각장벽층을 식각하여 상기 콘택플러그를 노출시키는 저장전극 영역을 노출시키는 공정과, 상기 감광막패턴을 제거하고 상기 콘택플러그에 접속되는 이너 실린더 형태의 도전체를 형성하는 공정과, 상기 희생산화막을 9:1 의 BOE 용액으로 주식각공정으로 식각하고 100:1 의 BOE 용액으로 과도식각하여 이너 실린더형 저장전극을 형성하되, 인시튜 ( insi-tu ) 공정으로 실시하는 구성으로 식각장벽층으로 인한 공정상의 특성 열화를 방지하고 후속공정을 용이하게 하여 반도체소자의 생산성 및 수율을 향상시킬 수 있는 기술이다.
Description
본 발명은 반도체소자의 캐패시터 형성방법에 관한 것으로, 특히 다마신 ( damascene ) 공정을 이용한 이너 (inner) 실린더형 저장전극 형성공정시 식각장벽층으로 알루미나를 사용하는 기술에 관한 것이다.
고집적화된 반도체소자를 충족하기 위한 미세한 디자인룰 ( design rule )을 이용한 삼차원적 구조를 갖는 캐패시터를 형성함으로써 반도체소자의 고집적화에 충분한 정전용량을 확보할 수 있는 기술에 관한 것이다.
반도체소자가 고집적화되어 셀 크기가 감소됨에따라 저장전극의 표면적에 비례하는 정전용량을 충분히 확보하기가 어려워지고 있다.
특히, 단위셀이 하나의 모스 트랜지스터와 캐패시터로 구성되는 디램 소자는 칩에서 많은 면적을 차지하는 캐패시터의 정전용량을 크게하면서, 면적을 줄이는 것이 디램 소자의 고집적화에 중요한 요인이 된다.
그래서, ( Eo × Er × A ) / T ( 단, 상기 Eo 는 진공유전율, 상기 Er 은 유전막의 유전율, 상기 A 는 캐패시터의 면적 그리고 상기 T 는 유전막의 두께 ) 로 표시되는 캐패시터의 정전용량을 증가시키기 위하여, 하부전극인 저장전극의 표면적을 증가시켜 캐패시터를 형성하였다.
일반적으로, 삼차원적인 구조를 갖는 실린더형 저장전극을 많이 사용한다.
도 1 은 종래기술에 따른 반도체소자의 캐패시터 형성방법을 도시한 단면도이다.
먼저, 반도체기판(도시안됨) 상부에 하부절연층(31)을 형성한다.
이때, 상기 하부절연층(31)은 소자분리막, 워드라인 및 비트라인을 형성하고 그 상부를 평탄화시켜 형성한 것이다.
여기서, 상기 하부절연층(31)은 비.피.에스.지. ( boro phospho silicate glass, BPSG ) 와 같이 유동성이 우수한 절연물질로 형성한다.
그 다음, 상기 반도체기판의 예정된 부분을 노출시키는 저장전극 콘택홀(33)을 형성한다.
이때, 상기 저장전극 콘택홀(33)은 저장전극 콘택마스크를 이용한 사진식각공정으로 상기 하부절연층(31)을 식각하여 상기 반도체기판을 노출시킴으로써 형성한 것이다.
그 다음, 상기 저장전극 콘택홀(33)을 매립하는 저장전극 콘택플러그(35)를 형성한다.
이때, 상기 저장전극 콘택플러그(35)는 상기 콘택홀(33)을 포함한 전체표면상부에 제1도전체를 증착하고 이를 평탄화식각하여 형성한 것이다.
그 다음, 전체표면상부에 식각장벽층(37)으로 실리콘질화막이나 실리콘산화질화막을 형성하고 그 상부에 희생산화막(도시안됨)을 증착한다.
그리고, 상기 희생산화막 상부에 저장전극 마스크를 이용한 노광 및 현상공정으로 이너 실린더형 저장전극을 형성할 수 있는 감광막패턴(도시안됨)을 형성한다.
그리고, 상기 감광막패턴을 마스크로 하여 상기 희생산화막과 식각장벽층 (37)을 식각하고 상기 감광막패턴을 제거한다.
그 다음, 상기 저장전극 콘택플러그(35)에 접속되는 제2도전체(39)를 전체표면상부에 전체표면상부에 일정두께 형성하고 이를 평탄화식각하거나 건식식각하여 상기 콘택플러그(35)에 접속되는 이너 실린더형 저장전극을 형성한다.
그리고, 상기 희생산화막을 9:1 의 비.오.이. ( buffered oxide etchant,BOE )용액이나 50:1 의 HF 용액을 이용하여 습식방법으로 제거한다.
이때, 상기 희생산화막을 식각하는 공정은, 상기 하부절연층(31)을 형성하는 산화막과의 식각선택비 차이를 확보하는 것이 매우 어려우므로 상기 식각장벽층 (37)을 사용한 것이다.
그러나, 상기 식각장벽층은 상기 하부절연층(31) 상부에 잔류하여 스트레스를 유발하고 상기 하부절연층(31)을 구성하는 산화막보아 높은 유전률로 인해 기생 캐패시턴스를 증가시키는 문제점을 유발시킨다.
또한, 후속 공정인 금속콘택공정을 어렵게 하는 문제점이 있다. (도 1)
본 발명은 상기한 바와같이 종래기술에 따른 문제점을 해결하기 위하여, 하부절연층 및 희생산화막과 같은 산화막 계열인 알루미나 ( Al2O3)를 사용하여 식각장벽층의 역할도 하고 후속공정에서 용이하게 제거되어 반도체소자의 제조공정을 용이하게 함으로써 반도체소자의 생산성 및 수율을 향상시킬 수 있는 반도체소자의 캐패시터 형성방법을 제공하는데 그 목적이 있다.
도 1 은 종래기술에 따른 반도체소자의 캐패시터 형성방법을 도시한 단면도.
도 2a 내지 도 2c 는 본 발명의 실시예에 따른 반도체소자의 캐패시터 형성방법을 도시한 단면도.
< 도면의 주요부분에 대한 부호의 설명 >
11,31 : 하부절연층
13,33 : 저장전극 콘택홀 15,35 : 저장전극 콘택플러그
17,37 : 식각장벽층 19 : 희생산화막
21 : 감광막패턴 23,39 : 제2도전체
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 캐패시터 형성방법은,
저장전극 콘택플러그가 구비되는 하부절연층을 반도체기판 상부에 형성하는 공정과,
전체표면상부에 식각장벽층인 알루미나를 전체표면상부에 형성하는 공정과,
상기 알루미나 상부에 희생산화막을 형성하고 그 상부에 감광막패턴을 형성하는 공정과,
상기 감광막패턴을 마스크로 하여 상기 하부절연층과 식각장벽층을 식각하여 상기 콘택플러그를 노출시키는 저장전극 영역을 노출시키는 공정과,
상기 감광막패턴을 제거하고 상기 콘택플러그에 접속되는 이너 실린더 형태의 도전체를 형성하는 공정과,
상기 희생산화막을 순수와의 비율이 9:1 인 BOE 용액으로 주식각공정으로 식각하고 순수와의 비율이 100:1 인 BOE 용액으로 과도식각하여 이너 실린더형 저장전극을 형성하되, 인시튜 ( insi-tu ) 공정으로 실시하는 공정을 포함하는 것을 특징으로한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
도 2a 내지 도 2c 는 본 발명의 실시예에 따른 반도체소자의 캐패시터 형성방법을 도시한 단면도이다.
먼저, 반도체기판(도시안됨) 상부에 하부절연층(11)을 형성한다.
이때, 상기 하부절연층(11)은 소자분리막, 워드라인 및 비트라인을 형성하고 그 상부를 평탄화시켜 형성한 것이다.
여기서, 상기 하부절연층(11)은 BPSG 와 같이 유동성이 우수한 절연물질로 형성한다.
그 다음, 상기 반도체기판의 예정된 부분을 노출시키는 저장전극 콘택홀(13)을 형성한다.
이때, 상기 저장전극 콘택홀(13)은 저장전극 콘택마스크를 이용한 사진식각공정으로 상기 하부절연층(11)을 식각하여 상기 반도체기판을 노출시킴으로써 형성한 것이다.
그 다음, 상기 저장전극 콘택홀(13)을 매립하는 저장전극 콘택플러그(15)를 형성한다.
이때, 상기 저장전극 콘택플러그(15)는 상기 콘택홀(13)을 포함한 전체표면상부에 제1도전체를 증착하고 이를 평탄화식각하여 형성한 것이다.
그 다음, 전체표면상부에 식각장벽층(17)으로 알루미나 ( Al2O3) 를 10 ∼ 300 Å 두께 증착하고 그 상부에 희생산화막(19)을 증착한다. 여기서, 상기 식각장벽층(17)은 피.에스.지. ( phospho silicate glass, PSG ) 로 대신할 수도 있다.
그리고, 상기 희생산화막(19) 상부에 저장전극 마스크를 이용한 노광 및 현상공정으로 이너 실린더형 저장전극을 형성할 수 있는 감광막패턴(21)을 형성한다. (도 2a)
그리고, 상기 감광막패턴(21)을 마스크로 하여 상기 희생산화막(19)과 식각장벽층(17)을 식각하고 상기 감광막패턴(19)을 제거한다.
그 다음, 상기 저장전극 콘택플러그(35)에 접속되는 제2도전체(39)를 전체표면상부에 전체표면상부에 일정두께 형성하고 이를 평탄화식각하거나 건식식각하여 상기 콘택플러그(35)에 접속되는 이너 실린더형 저장전극을 형성한다. (도 2b)
그리고, 상기 희생산화막(19)을 9:1 의 BOE 용액의 주식각공정을 실시하고 100:1 의 BOE 용액으로 과도식각함으로써 상기 하부절연층(11)의 손실을 최소화하며 상기 식각장벽층(17)을 제거하여 이너 실린더형 저장전극을 형성하되, 인시튜 ( insi-tu ) 공정으로 실시한다.
이때, 상기 희생산화막(19) 식각공정은, 상기 식각장벽층(17)인 알루미나에 대한 식각선택비를 향상시키기 위하여, C/F 비가 낮은 CF4가스를 주가스로 하여 실시할 수 있다.
그리고, 상기 식각장벽층(17)의 식각공정은, 희생산화막에 대한 알루미나의 식각선택비를 증가시키기 위하여, 폴리실리콘이나 금속의 식각공정에 사용되는 Cl2가스를 첨가 가스로 사용하여 실시할 수도 있다. 여기서, 상기 Cl2가스는 플라즈마 상의 탄소와 Cl2의 반응을 이용하여 탄소량을 조절할 수 있으며 알루미나 표면에 폴리머라이제이션 ( polymerization ) 에 의한 선택비 증가 효과를 얻을 수 있다. (도 2c)
이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 캐패시터 형성방법은, 희생산화막 제거공정시 제거될 수 있는 알루미나를 식각장벽층으로 사용하여 후속공정을 용이하게 함으로써 반도체소자의 생산성 및 수율을 향상시킬 수 있는 효과를 제공한다.
Claims (5)
- 저장전극 콘택플러그가 구비되는 하부절연층을 반도체기판 상부에 형성하는 공정과,전체표면상부에 식각장벽층인 알루미나를 형성하는 공정과,상기 알루미나 상부에 희생산화막을 형성하고 그 상부에 감광막패턴을 형성하는 공정과,상기 감광막패턴을 마스크로 하여 상기 하부절연층과 식각장벽층을 식각하여 상기 콘택플러그를 노출시키는 저장전극 영역을 노출시키는 공정과,상기 감광막패턴을 제거하고 상기 콘택플러그에 접속되는 이너 실린더 형태의 도전체를 형성하는 공정과,상기 희생산화막을 BOE 용액으로 주식각공정으로 식각하고 BOE 용액으로 과도식각하여 이너 실린더형 저장전극을 형성하되, 인시튜 ( insi-tu ) 공정으로 실시하는 공정을 포함하는 반도체소자의 캐패시터 형성방법.
- 제 1 항에 있어서,상기 식각장벽층은 알루미나 ( Al2O3) 대신 PSG 로 형성되는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
- 제 1 항에 있어서,상기 희생산화막과 식각장벽층의 식각공정중 상기 희생산화막의 식각공정은, 상기 식각장벽층인 알루미나에 대한 식각선택비를 향상시키기 위하여, C/F 비가 낮은 CF4 가스를 주가스로 하여 실시하는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
- 제 1 항에 있어서,상기 희생산화막과 식각장벽층의 식각공정중 상기 식각장벽층의 식각공정은, 희생산화막에 대한 알루미나의 식각선택비를 증가시키기 위하여, 폴리실리콘이나 금속의 식각공정에 사용되는 Cl2가스를 첨가 가스로 사용하여 실시하는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
- 제 1 항에 있어서,상기 식각공정의 BOE 용액은 주식각시 9:1 이고, 과도식각시 100:1 인 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
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| KR100521362B1 (ko) * | 2002-05-28 | 2005-10-12 | 삼성전자주식회사 | 스토리지 노드 형성방법 |
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