KR100498605B1 - 반도체 소자의 이너 실린더 캐패시터 형성방법 - Google Patents

Abstract

본 발명은 반도체 제조 기술에 관한 것으로, 특히 이너 실린더 캐패시터(inner cylinder capacitor) 형성 공정에 관한 것이며, 캐패시터 희생막 패터닝 공정의 공정 단가 및 공정 단계를 줄일 수 있는 반도체 소자의 이너 실린더 캐패시터 형성방법을 제공하는데 그 목적이 있다. 본 발명은 반도체 소자의 이너 실린더 캐패시터 형성방법에 있어서, 소정의 도전 구조 및 절연 구조가 형성된 하부층 상에 희생산화막을 형성하는 제1 단계; 상기 희생산화막 상에 실리콘산화질화막을 형성하는 제2 단계; 상기 실리콘산화질화막 상에 포토레지스트를 도포하는 제3 단계; 상기 실리콘산화질화막을 바텀 반사방지막으로 사용한 노광 및 현상 공정을 통해 포토레지스트 패턴을 형성하는 제4 단계; 상기 포토레지스트 패턴을 사용하여 상기 실리콘산화질화막을 식각하여 하드 마스크를 형성하는 제5 단계; 및 상기 하드 마스크를 사용하여 상기 희생산화막을 식각하여 전하저장 전극 형성 영역을 디파인하는 제6 단계를 포함하여 이루어진다.

Description

반도체 소자의 이너 실린더 캐패시터 형성방법{A method for forming inner cylinder capacitor in semiconductor device}

본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자 제조 공정 중 캐패시터 형성 공정에 관한 것이며, 더 자세히는 이너 실린더 캐패시터(inner cylinder capacitor) 형성 공정에 관한 것이다.

이너 실린더 캐패시터는 단위 레이아웃 면적에서 높은 캐패시턴스를 안정적으로 확보할 수 있어 고집적 반도체 메모리 소자에 적용되고 있다.

한편, 반도체 메모리 소자의 초고집적화에 따라 디자인 룰이 점점 축소되고 있으며, 이에 따라 필요한 단위 레이아웃 면적당 캐패시턴스는 계속하여 증가하고 있다. 이처럼 캐패시턴스를 확보하기 위해서는 이너 실린더 캐패시터의 높이를 증가시켜야 하며, 이에 따라 캐패시터 희생막을 패터닝하기 위한 포토레지스트의 두께를 증대시켜야 할 필요가 있다.

그러나, 포토레지스트는 그 물질 특성상 일정 두께 이상 도포하기가 힘들며, 두께가 증가할 수록 초점심도(DOF) 마진을 확보하기 힘들기 때문에 안정된 패턴을 얻기 어렵게 된다. 이러한 사진 공정의 어려움을 극복하기 위한 방편으로 하드 마스크와 바텀 반사방지막의 사용은 필수 불가결한 조건이 되었다.

첨부된 도면 도 1a 내지 도 1d는 종래기술에 따른 이너 실린더 캐패시터 형성 공정 중 희생막 패터닝 공정을 도시한 것으로, 이하 이를 참조하여 종래기술에 따른 공정을 설명한다.

종래기술에 따른 공정은, 우선 도 1a에 도시된 바와 같이 소자분리막(도시되지 않음)이 형성된 실리콘 기판(10) 상에 제공되는, 워드라인(게이트 전극), 접합 및 비트라인(이상, 도시되지 않음) 및 층간절연막이 형성된 하부층(11) 상에 희생막인 TEOS(tetraethyl ortho silicon)막(12)을 증착하고, 그 상부에 하드 마스크용 폴리실리콘막(13)을 증착한다.

이어서, 도 1b에 도시된 바와 같이 폴리실리콘막(13) 상에 유기물계 바텀 반사방지막(14)을 도포하고, 그 상부에 포토레지스트(15)를 도포한다.

다음으로, 도 1c에 도시된 바와 같이 전하저장 전극 마스크를 사용한 노광 및 현상 공정을 실시하여 포토레지스트 패턴(15)을 형성한다.

계속하여, 도 1d에 도시된 바와 같이 포토레지스트 패턴(15)을 사용하여 유기물계 바텀 반사방지막(14) 및 하드마스크용 폴리실리콘막(13)을 식각하고, 잔류하는 포토레지스트 패턴(15) 및 유기물계 바텀 반사방지막(14)을 제거한 다음, 폴리실리콘막(13)을 식각 장벽으로 사용하여 TEOS막(12)을 식각한다.

이후, 전체 구조 표면을 따라 전하저장 전극용 폴리실리콘막을 증착하고, CMP 공정을 통해 폴리실리콘막을 연마하여 단위 전하저장 전극을 디파인한 다음, TEOS막(12)을 습식 제거하고, 유전체 박막 및 플레이트 전극을 형성하여 이너 실린더 캐패시터 형성 공정을 완료한다.

상기와 같은 종래의 이너 실린더 캐패시터 형성 공정은 희생막의 패터닝을 위해 유기물계 바텀 반사방지막을 사용하고 있어 공정 단계를 증가시키고 공정 단가를 상승시키는 문제점이 있었다.

본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 캐패시터 희생막 패터닝 공정의 공정 단가 및 공정 단계를 줄일 수 있는 반도체 소자의 이너 실린더 캐패시터 형성방법을 제공하는데 그 목적이 있다.

상기의 기술적 과제를 달성하기 위하여 본 발명은, 반도체 소자의 이너 실린더 캐패시터 형성방법에 있어서, 소정의 도전 구조 및 절연 구조가 형성된 하부층 상에 희생산화막을 형성하는 제1 단계; 상기 희생산화막 상에 실리콘산화질화막을 형성하는 제2 단계; 상기 실리콘산화질화막 상에 포토레지스트를 도포하는 제3 단계; 상기 실리콘산화질화막을 바텀 반사방지막으로 사용한 노광 및 현상 공정을 통해 포토레지스트 패턴을 형성하는 제4 단계; 상기 포토레지스트 패턴을 사용하여 상기 실리콘산화질화막을 식각하여 하드 마스크를 형성하는 제5 단계; 및 상기 하드 마스크를 사용하여 상기 희생산화막을 식각하여 전하저장 전극 형성 영역을 디파인하는 제6 단계를 포함하여 이루어진다.

바람직하게, 상기 희생산화막으로, TEOS(tetraethyl ortho silicon)막, USG(undoped silicate glass), PSG(phospho silicate glass) 중 어느 하나를 사용한다.

즉, 본 발명에서는 이너 실린더 캐패시터 형성 공정 중 캐패시터 희생막 패터닝 공정을 진행함에 있어서, 실리콘질화산화막(SiON)을 하드 마스크 및 바텀 반사방지막으로 사용하여 공정 단계를 줄이고, 공정 단가를 저감할 수 있다.

이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.

첨부된 도면 도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 이너 실린더 캐패시터 형성 공정시 희생막 패터닝 공정을 도시한 것으로, 이하 이를 참조하여 설명한다.

본 발명의 일 실시예에 따르면, 우선 도 2a에 도시된 바와 같이 소자분리막(도시되지 않음)이 형성된 실리콘 기판(20) 상에 제공되는, 워드라인(게이트 전극), 접합 및 비트라인(이상, 도시되지 않음) 및 층간절연막이 형성된 하부층(21) 상에 희생막인 TEOS막(22)을 증착하고, 그 상부에 실리콘산화질화막(SiON)(23)을 증착한다.

이어서, 도 2b에 도시된 바와 같이 실리콘산화질화막(23) 상에 포토레지스트(24)를 도포한다.

다음으로, 도 2c에 도시된 바와 같이 전하저장 전극 마스크를 사용한 노광 및 현상 공정을 실시하여 포토레지스트 패턴(24)을 형성한다.

계속하여, 도 2d에 도시된 바와 같이 포토레지스트 패턴(24)을 사용하여 실리콘산화질화막(23)을 식각하고, 잔류하는 포토레지스트 패턴(24)을 제거한 다음, 실리콘산화질화막(23)을 식각 장벽으로 사용하여 TEOS막(22)을 식각한다.

이후, 전체 구조 표면을 따라 전하저장 전극용 폴리실리콘막을 증착하고, CMP 공정을 통해 폴리실리콘막 및 실리콘산화질화막(23)을 연마하여 단위 전하저장 전극을 디파인한 다음, TEOS막(22)을 습식 제거하고, 유전체 박막 및 플레이트 전극을 형성하여 이너 실린더 캐패시터 형성 공정을 완료한다.

상기한 바와 같이 본 발명에서는 캐패시터 희생막 상부에 실리콘산화질화막(SiON)을 증착하여 사용한다. 실리콘산화질화막은 주로 산화막인 캐패시터 희생막 패터닝을 위한 건식 식각 공정시 하드 마스크 역할을 수행함은 물론, 저반사 특성을 가지고 있기 때문에 노광 공정시 바텀 반사방지막의 역할을 겸할 수 있다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

예컨대, 전술한 실시예에서는 캐패시터 희생막으로 TEOS막을 사용하는 경우를 일례로 들어 설명하였으나, 캐패시터 희생막으로 USG(undoped silicate glass), PSG(phospho silicate glass) 등의 산화막을 사용하는 경우에도 본 발명은 적용된다.

전술한 본 발명은 실리콘산화질화막을 하드 마스크 및 바텀 반사방지막으로 겸용하여 바텀 반사방지막의 증착 공정 및 제거 공정을 생략할 수 있으며, 이로 인하여 공정 시간을 단축시키고 공정 단가를 낮출 수 있는 효과를 기대할 수 있다.

도 1a 내지 도 1d는 종래기술에 따른 이너 실린더 캐패시터 형성 공정 중 희생막 패터닝 공정도.

도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 이너 실린더 캐패시터 형성 공정시 희생막 패터닝 공정도.

* 도면의 주요 부분에 대한 부호의 설명

20 : 실리콘 기판

21 : 하부층

22 : TEOS막

23 : 실리콘산화질화막(SiON)

24 : 포토레지스트 (패턴)

Claims (2)

1. 반도체 소자의 이너 실린더 캐패시터 형성방법에 있어서,

   소정의 도전 구조 및 절연 구조가 형성된 하부층 상에 희생산화막을 형성하는 제1 단계;

   상기 희생산화막 상에 실리콘산화질화막을 형성하는 제2 단계;

   상기 실리콘산화질화막 상에 포토레지스트를 도포하는 제3 단계;

   상기 실리콘산화질화막을 바텀 반사방지막으로 사용한 노광 및 현상 공정을 통해 포토레지스트 패턴을 형성하는 제4 단계;

   상기 포토레지스트 패턴을 사용하여 상기 실리콘산화질화막을 식각하여 하드 마스크를 형성하는 제5 단계; 및

   상기 하드 마스크를 사용하여 상기 희생산화막을 식각하여 전하저장 전극 형성 영역을 디파인하는 제6 단계

   를 포함하여 이루어진 반도체 소자의 이너 실린더 캐패시터 형성방법.
2. 제1항에 있어서,

   상기 희생산화막은,

   TEOS(tetraethyl ortho silicon)막, USG(undoped silicate glass), PSG(phospho silicate glass) 중 어느 하나인 것을 특징으로 하는 반도체 소자의 이너 실린더 캐패시터 형성방법.