KR100609530B1 - 반도체소자의 캐패시터 형성방법 - Google Patents

반도체소자의 캐패시터 형성방법 Download PDF

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Abstract

본 발명은 반도체소자의 캐패시터 형성방법에 관한 것으로,
하부절연층이 형성된 반도체기판 상부에 오거닉 로우-케이층을 형성하는 공정과, 상기 오거닉 로우-케이층과 하부절연층을 저장전극 콘택마스크를 이용하여 식각해 저장전극 콘택홀을 형성하는 공정과, 상기 오거닉 로우-케이층만을 등방성식각하여 실린더 형태의 저장전극 영역을 확보하는 공정과, 상기 저장전극 영역을 도전체로 매립하는 SADD 공정을 포함하여 오정렬 문제점을 해결하고 식각장벽층의 증착 및 제거 공정을 단축할 수 있어 반도체소자의 고집적화에 충분한 정전용량을 확보할 수 있고 그에 따른 반도체소자의 생산성을 향상시킬 수 있도록 하는 기술이다.

Description

반도체소자의 캐패시터 형성방법{A method for forming a capacitor of a semiconductor device}
도 1 및 도 2 는 본 발명의 제1실시예에 따른 반도체소자의 캐패시터 형성방법을 도시한 단면도.
도 3 은 본 발명의 제2실시예에 따른 반도체소자의 캐패시터 형성방법을 도시한 단면도.
도 4 는 본 발명의 제3실시예에 따른 반도체소자의 캐패시터 형성방법을 도시한 단면도.
< 도면의 주요부분에 대한 부호의 설명 >
11,21 : 반도체기판 13,23 : 하부절연층
15,27 : 오거닉 로우-케이층 17,30 : 저장전극 콘택홀
25 : 식각장벽층
본 발명은 반도체소자의 캐패시터 형성방법에 관한 것으로, 특히 콘택과 저장전극을 동시에 형성할 수 있는 사드 ( self aligned dual damascene, 이하에서 SADD 라 함 ) 공정을 사용하여 오정렬로 인한 소자의 신뢰성을 향상시키고 반도체소자의 고집적화를 가능하게 하는 기술에 관한 것이다.
고집적화된 반도체소자를 충족하기 위한 미세한 디자인룰 ( design rule )을 이용한 삼차원적 구조를 갖는 캐패시터를 형성함으로써 반도체소자의 고집적화에 충분한 정전용량을 확보할 수 있는 기술에 관한 것이다.
반도체소자가 고집적화되어 셀 크기가 감소됨에따라 저장전극의 표면적에 비례하는 정전용량을 충분히 확보하기가 어려워지고 있다.
특히, 단위셀이 하나의 모스 트랜지스터와 캐패시터로 구성되는 디램 소자는 칩에서 많은 면적을 차지하는 캐패시터의 정전용량을 크게하면서, 면적을 줄이는 것이 디램 소자의 고집적화에 중요한 요인이 된다.
그래서, ( Eo × Er × A ) / T ( 단, 상기 Eo 는 진공유전율, 상기 Er 은 유전막의 유전율, 상기 A 는 캐패시터의 면적 그리고 상기 T 는 유전막의 두께 ) 로 표시되는 캐패시터의 정전용량을 증가시키기 위하여, 하부전극인 저장전극의 표면적을 증가시켜 캐패시터를 형성하였다.
그리고, 일반적으로 사용되는 삼차원적 구조가 실린더형이다.
도시되지않았으나, 종래기술에 따른 반도체소자의 캐패시터 형성방법을 설명하면 다음과 같다. 참고로, 이하에 기술된 내용은 이너(inner) 실린더형 저장전극 형성방법을 이용한 것이다.
먼저, 반도체기판 상부에 하부절연층을 형성한다.
이때, 상기 하부절연층은 소자분리막, 워드라인 및 비트라인을 형성하고 그 상부를 평탄화시켜 형성한 것이다.
여기서, 상기 하부절연층은 BPSG 와 같이 유동성이 우수한 절연물질로 형성한다.
그 다음, 상기 반도체기판의 예정된 부분을 노출시키는 저장전극 콘택홀을 형성한다.
이때, 상기 저장전극 콘택홀은 저장전극 콘택마스크를 이용한 사진식각공정으로 상기 하부절연층을 식각하여 상기 반도체기판을 노출시켜 형성한 것이다.
그 다음, 상기 저장전극 콘택홀을 매립하는 저장전극 콘택플러그를 형성한다.
이때, 상기 저장전극 콘택플러그는 상기 콘택홀을 매립하는 제1다결정실리콘막을 전체표면상부에 형성하고 이를 평탄화식각하여 형성한 것이다.
그 다음, 전체표면상부에 제2다결정실리콘막과 희생산화막을 일정두께 형성한다.
그리고, 상기 희생산화막 상부에 감광막패턴을 형성한다.
이때, 상기 감광막패턴은 저장전극 마스크를 이용한 노광 및 현상공정으로 저장전극으로 예정된 부분이 제거된 것이다.
그 다음, 상기 감광막패턴을 제거하고 전체표면상부에 제3다결정실리콘막을 일정두께 형성하고 이를 이방성식각한 다음, 상기 희생산화막을 제거하여 실린더형 저장전극을 형성한다.
후속공정으로 유전체막과 플레이트전극을 형성하여 반도체소자의 고집적화에 충분한 정전용량을 확보하는 캐패시터를 형성한다.
상기한 바와같은 종래기술에 따른 반도체소자의 캐패시터 형성방법은, 콘택플러그를 형성하고 그에 접속되는 저장전극을 형성하였다. 그러나, 저장전극과 콘택플러그 간의 오정렬이 필연적으로 발생하게 되고, 이러한 오정렬은 소자의 접적도가 증가할수록 저장전극과 플러그간의 연결공정에 있어 실패할 확률이 커지게 되도록 하며 접촉저항이 증가되도록 하는 원인이 되므로 소자의 집적도 향상에 걸림돌이 되고 소자의 페일 유발로 생산 수율을 저하시키는 원인이 되는 문제점이 있다.
본 발명은 상기한 바와같이 종래기술에 따른 문제점을 해결하기 위하여, 높은 선택비를 가지며 높은 선택비를 가지는 고온 안정성을 가지는 오거닉 로우-케이층 ( organic low-k layer )을 희생절연막으로 사용하는 SADD 공정을 이용하여 반도체소자의 고집적화를 가능하게 하는 반도체소자의 캐패시터 형성방법을 제공하는데 그 목적이 있다.
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 캐패시터 형성방법은,
하부절연층이 형성된 반도체기판 상부에 오거닉 로우-케이층을 형성하는 공정과,
상기 오거닉 로우-케이층과 하부절연층을 저장전극 콘택마스크를 이용하여 식각해 저장전극 콘택홀을 형성하는 공정과,
상기 오거닉 로우-케이층만을 등방성식각하여 실린더 형태의 저장전극 영역을 확보하는 공정과,
상기 저장전극 영역을 도전체로 매립하는 SADD 공정을 포함하는 것과,
상기 하부절연층 상부에 식각장벽층을 형성하고 그 상부에 오거닉 로우-케이층을 형성하는 것을 특징으로한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
도 1 내지 도 4 는 본 발명의 실시예들에 따른 반도체소자의 캐패시터 형성방법을 도시한 단면도이다.
도 1 및 도 2 는 본 발명의 제1실시예에 따른 반도체소자의 캐패시터 형성방법을 도시한 단면도이다.
먼저, 반도체기판(11) 상부에 하부절연층(13)을 형성한다.
이때, 상기 하부절연층(13)은, 소자분리막(도시안됨), 워드라인(도시안됨) 및 비트라인(도시안됨)을 형성하고 그 상부를 평탄화시켜 형성한 것이다.
여기서, 상기 하부절연층(13)은 BPSG 와 같이 유동성이 우수한 절연물질로 형성한다.
그 다음, 상기 하부절연층(13) 상부에 오거닉 로우-케이층(15)을 형성한다.
이때, 상기 오거닉 로우-케이층(15)은 폴리머의 형태를 가지며 산화막보다 낮은 유전율을 갖는 물질로서, 반도체 제조공정을 진행할 수 있는 높은 온도에서도 견딜 수 있으며 산화막과 높은 친밀성을 가지고, 열적 안정성이 우수하다. 상기 오 거닉 로우-케이층(15)의 예로서는 플레어 ( flare ) 와 실크 ( silk ) 와 같은 상품명을 갖는 물질이 있다.
그 다음, 저장전극 콘택마스크(도시안됨)를 이용한 사진식각공정으로 상기 오거닉 로우-케이층(15)과 하부절연층(13)을 순차적으로 식각하여 저장전극 콘택홀(17)을 형성한다.
이때, 상기 사진식각공정은 상기 오거닉 로우-케이층(15) 상부에 감광막(도시안됨)을 도포하고 이를 상기 저장전극 콘택마스크를 이용한 노광 및 현상공정으로 패터닝함으로써 감광막패턴을 형성한 다음, 상기 감광막패턴을 마스크로하여 상기 오거닉 로우-케이층(15)과 하부절연층(13)을 식각하는 것이다.
그 다음, 상기 감광막패턴을 제거하되, 상기 오거닉 로우-케이층(15)이 손상되지않도록 습식방법으로 제거한다. (도 1)
그 다음, 상기 하부절연층(13)의 손상없이 상기 오거닉 로우-케이층(15)만을 등방성식각한다.
이때, 상기 등방성식각공정은 산소분위기 플라즈마를 이용하여 실시하되, 산소가스 유량을 50 ∼ 10000 sccm, 압력을 10 ∼ 1000 mTorr, 바이어스 전압을 1 ∼ 100 Watt 로 하여 실시하는 것이다.
상기 등방성식각공정으로 상기 오거닉 로우-케이층(15)만 상기 콘택홀(17)보다 크게 형성되어 평면도 상에서 보면 상기 콘택홀(17)과 같은 구형을 상기 콘택홀(17) 보다 크게 형성함으로써 실린더 형태를 갖춘다. (도 2)
후속공정에서, 도전체로 상기 실린더 형태를 매립하는 SADD 공정으로 저장전 극을 형성한다. 이때, 상기 도전체는 Pt, Ir, IrO2, Ru, RuO2, SrRuO3 중 한 가지를 10 ∼ 400 ℃ 온도에서 물리기상증착 방법을 이용하여 형성한다.
도 3 은 본 발명의 제2실시예에 따른 반도체소자의 캐패시터 형성방법을 도시한 단면도이다.
상기 도 1 의 단계후 상기 도 2 의 단계에서 상기 오거닉 로우-케이층(15)을 등방성식각하는 대신 이방성식각하여 상기 오거닉 로우-케이층(15)이 타원 형태로 구비되도록 형성하는 것이다.
상기 이방성식각공정은, 산소분위기 플라즈마를 이용하여 실시하되, 산소가스 유량을 1 ∼ 50 sccm, 압력을 0 ∼ 10 mTorr, 바이어스 전압을 100 ∼ 1000 Watt 로 하여 실시하는 것이다.
그리고, 폴리머를 유발시켜 측벽을 보호하기 위하여 질소가스를 첨가할 수도 있다. (도 3)
도 4 는 본 발명의 제3실시예에 따른 반도체소자의 캐패시터 형성방법을 도시한 단면도이다.
먼저, 먼저, 반도체기판(21) 상부에 하부절연층(23)을 형성한다.
이때, 상기 하부절연층(23)은, 소자분리막(도시안됨), 워드라인(도시안됨) 및 비트라인(도시안됨)을 형성하고 그 상부를 평탄화시켜 형성한 것이다.
여기서, 상기 하부절연층(23)은 BPSG 와 같이 유동성이 우수한 절연물질로 형성한다.
그 다음, 상기 하부절연층(23) 상부에 식각장벽층(25)을 일정두께 형성한다. 이때, 상기 식각장벽층(25)은 SiON, Si3N4 등과 물질로 형성한다.
그리고, 상기 식각장벽층(25) 상부에 오거닉 로우-케이층(27)을 형성한다.
이때, 상기 오거닉 로우-케이층(27)은 폴리머의 형태를 가지며 산화막보다 낮은 유전율을 갖는 물질로서, 반도체 제조공정을 진행할 수 있는 높은 온도에서도 견딜 수 있으며 산화막과 높은 친밀성을 가지고, 열적 안정성이 우수하다. 상기 오거닉 로우-케이층(15)의 예로서는 플레어 ( flare ) 와 실크 ( silk ) 와 같은 상품명을 갖는 물질이 있다.
그 다음, 저장전극 콘택마스크(도시안됨)를 이용한 사진식각공정으로 상기 오거닉 로우-케이층(27), 식각장벽층(25) 및 하부절연층(23)을 순차적으로 식각하여 저장전극 콘택홀(30)을 형성한다.
이때, 상기 사진식각공정은 상기 오거닉 로우-케이층(27) 상부에 감광막(도시안됨)을 도포하고 이를 상기 저장전극 콘택마스크를 이용한 노광 및 현상공정으로 패터닝함으로써 감광막패턴을 형성한 다음, 상기 감광막패턴을 마스크로하여 상기 오거닉 로우-케이층(27), 식각장벽층(25) 및 하부절연층(23)을 식각하는 것이다.
그 다음, 상기 감광막패턴을 제거하되, 상기 오거닉 로우-케이층(27)이 손상되지않도록 습식방법으로 제거한다.
그 다음, 상기 오거닉 로우-케이층(27)만을 등방성식각한다.
이때, 상기 등방성식각공정은 산소분위기 플라즈마를 이용하여 실시하되, 산소가스 유량을 1 ∼ 50 sccm, 압력을 10 ∼ 1000 mTorr, 바이어스 전압을 1 ∼ 100 Watt 로 하여 실시하는 것이다.
상기 등방성식각공정으로 상기 오거닉 로우-케이층(27)만 상기 콘택홀(30)보다 크게 형성되어 평면도 상에서 보면 상기 콘택홀(30)과 같은 구형을 상기 콘택홀(30) 보다 크게 형성함으로써 실린더 형태를 갖춘다.
후속공정에서, 도전체로 상기 실린더 형태를 매립하는 SADD 공정으로 저장전극을 형성한다. 이때, 상기 도전체는 Pt, Ir, IrO2, Ru, RuO2, SrRuO3 중 한 가지를 10 ∼ 400 ℃ 온도에서 물리기상증착 방법을 이용하여 형성한다.
상기 등방성식각공정은 상기 도 3에서와 같이 이방성식각공정으로 대신할 수도 있다. (도 4)
이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 캐패시터 형성방법은, 오거닉 로우-케이층을 희생절연막으로 이용하여 SADD 방법으로 저장전극을 형성함으로써 오정렬로 인한 소자의 특성 열화를 방지하고 식각장벽층 형성 및 제거공정을 생략할 수 있어 반도체소자의 생산성을 향상시키는 효과를 제공한다.

Claims (6)

  1. 하부절연층이 형성된 반도체기판 상부에 오거닉 로우-케이층을 형성하는 공정과,
    상기 오거닉 로우-케이층과 하부절연층을 저장전극 콘택마스크를 이용하여 식각해 저장전극 콘택홀을 형성하는 공정과,
    상기 오거닉 로우-케이층만을 등방성식각하여 실린더 형태의 저장전극 영역을 확보하는 공정과,
    상기 저장전극 영역을 도전체로 매립하는 SADD 공정을 포함하는 반도체소자의 캐패시터 형성방법.
  2. 제 1 항에 있어서,
    상기 하부절연층 상부에 식각장벽층을 형성하고 그 상부에 오거닉 로우-케이층을 형성하는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
  3. 제 1 항 또는 제 2 항중 어느 한항에 있어서,
    상기 등방성식각 공정은, 산소분위기 플라즈마를 이용하여 실시하되, 산소가스 유량을 1 ∼ 50 sccm, 압력을 10 ∼ 1000 mTorr, 바이어스 전압을 1 ∼ 100 Watt 로 하여 실시하는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
  4. 제 1 항에 있어서,
    상기 등방성식각공정 대신에 이방성 식각공정으로 실시하는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
  5. 제 4 항에 있어서,
    상기 이방성식각공정은, 산소분위기 플라즈마를 이용하여 실시하되, 산소가스 유량을 1 ∼ 50 sccm, 압력을 0 ∼ 10 mTorr, 바이어스 전압을 100 ∼ 1000 Watt 로 하여 실시하는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
  6. 제 1 항에 있어서,
    상기 도전체는 Pt, Ir, IrO2, Ru, RuO2, SrRuO3 중 한 가지를 10 ∼ 400 ℃ 온도에서 물리기상증착 방법을 증착하는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
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