KR100583113B1 - 메모리 셀 형성방법 - Google Patents

Abstract

본 발명은 메모리 셀 형성방법에 관한 것으로, 금속 전극이나 산화막 식각공정시 하드 마스크층을 사용하여 소자의 특성 및 신뢰성을 향상시키기 위하여, 캐패시터용 전극용 금속층이 구비되는 반도체기판 상부에 RuTi 를 포함하는 하드마스크층을 형성하고 상기 하드마스크층을 식각하여 패터닝한 다음, 이를 마스크로 하여 상기 금속층을 식각하는 공정으로 소자의 특성 열화없이 예정된 크기의 패턴을 형성하여 반도체소자의 특성 및 신뢰성을 향상시킬 수 있는 기술이다.

Description

메모리 셀 형성방법{A method for forming a memory cell}

도 1a 내지 도 1c 는 본 발명의 제1실시예에 따른 메모리 셀 형성방법을 도시한 단면도.

도 2a 내지 도 2c 는 본 발명의 제2실시예에 따른 메모리 셀 형성방법을 도시한 단면도.

< 도면의 주요부분에 대한 부호의 설명 >

11 : 하부전극용 도전층 13 : 제1하드마스크층

15,27 : 감광막패턴 17 : 상부전극용 도전층

19 : 제2하드마스크층 21 : 하부절연층

23 : 산화막 25 : 하드마스크층

본 발명은 메모리 셀 형성방법에 관한 것으로, 특히 금속 전극이나 산화막 식각공정시 하드 마스크층을 이용하여 실시하는 방법에 관한 것이다.

반도체소자가 고집적화되어 셀 크기가 감소됨에따라 저장전극의 표면적에 비례하는 메모리 셀의 정전용량을 충분히 확보하기가 어려워지고 있다.

특히, 단위셀이 하나의 모스 트랜지스터와 캐패시터로 구성되는 디램 소자는 칩에서 많은 면적을 차지하는 캐패시터의 정전용량을 크게하면서, 면적을 줄이는 것이 디램 소자의 고집적화에 중요한 요인이 된다.

그래서, ( Eo × Er × A ) / T ( 단, 상기 Eo 는 진공유전율, 상기 Er 은 유전막의 유전율, 상기 A 는 캐패시터의 면적 그리고 상기 T 는 유전막의 두께 ) 로 표시되는 캐패시터의 정전용량을 증가시키기 위하여, 하부전극인 저장전극의 표면적을 증가시켜 캐패시터를 형성하였다.

종래의 FeRAM 은 하부전극, 강유전체막 및 상부전극을 각각 별도의 마스크를 사용하여 패터닝하든지, 하부전극과 강유전체막은 동일한 마스크를 사용하고 상부전극을 별도의 마스크를 사용하여 패턴으로 가공하는 방법을 취하고 있다.

또한, 지금까지 개발하고 있는 FeRAM의 최소 가공치수와 메모리 셀 면적의 관계를 보면 같은 최소 가공 치수 디램과 비교해서, 거의 5 배의 메모리 셀 면적을 차지하고 금후 제품화를 진행하여 시장을 확보하기 위해서는 메모리 셀 면적을 축소하는 것이 필수적이다.

따라서, 하부전극인 제1 Pt 박막, 강유전체막 및 상부전극인 제2 Pt 박막의 스택 구조 저장전극 마스크를 사용하여 한번에 식각하여 패턴을 형성하는 방법으로 메모리 셀 면적을 축소하는 공정을 연구하고 있다.

그러나, 제1 Pt 박막 2000 Å, 강유전체막 2000 Å 및 제2 Pt 박막 2000 Å 의 적층구조를 하나의 마스크를 이용하여 식각하는 경우, 식각선택비 및 과도식각 타켓을 고려하여 감광막 두께를 20,000 Å 이상의 두께로 증착하여야 하므로 현실 적으로 공정에 적용하기 어려운 문제점이 있다.

일반적으로 식각선택비는 통상의 화학반응에 의한 식각공정에서 생산되는 폴리머를 이용함으로써 높은 값을 유지할 수 있으나, Pt 식각공정과 같이 물리적인 스퍼터링 효과에 의한 식각공정에서는 높은 식각선택비를 가진다는 것이 어렵다.

실제로, 하드마스크층으로 가장 많이 사용되고 있는 실리콘 산화막에 대한 선택비는 Pt 식각공정에서 1:1을 조금 넘는 정도이므로 제1 Pt 박막 2000 Å, 강유전체막 2000 Å 및 제2 Pt 박막 2000 Å 의 적층구조를 식각하는 경우에는 과도식각을 고려하여 9000 Å 이상의 두께를 갖는 산화막을 필요로 하게 되므로, 오히려 상기 산화막을 패터닝하는 공정이 더 어렵게 되는 문제점이 있다.

본 발명은 상기한 바와같이 종래기술에 따른 문제점을 해결하기 위하여,

RuTi 계 물질을 하드마스크층으로 사용하여 금속 전극층 및 산화막의 식각공정을 용이하게 실시함으로써 소자의 특성 열화를 방지하고 반도체소자의 고집적화에 충분한 정전용량을 확보할 수 있는 메모리 셀 형성방법을 제공하는데 그 목적이 있다.

이상의 목적을 달성하기 위해 본 발명에 따른 메모리 셀 형성방법은,
캐패시터용 전극용 금속층이 구비되는 반도체기판 상부에 RuTi 계 박막으로 하드마스크층을 형성하는 공정과,
상기 하드마스크층을 식각하여 패터닝하고 이를 마스크로 하여 상기 캐패시터용 금속층을 식각하는 공정을 포함하는 것과,
상기 금속층은 Pt, Ir, IrO₂, Ru 또는 RuO₂ 로 형성하는 것과,
상기 하드마스크층은 50∼2000 Å 두께로 형성하되, RuTiON 박막, RuTiO 박막 또는 RuTiN 박막으로 형성하는 것과,
상기 하드마스크층을 RuTiON 박막, RuTiO 박막 및 RuTiN 박막 중에서 두 가지를 조합하여 형성하는 경우 각각 50∼1000 Å 두께로 형성하는 것과,
상기 하드마스크층 식각공정은 Ar/C₂F₆, Ar/CF₄ 또는 Ar/CHF₃ 가스와 같은 C-F 계 가스, Ar/Cl₂, Ar/BCl₃, Ar/HBr 및 이들의 혼합된 가스 중에서 한가지로 실시하는 것과,
상기 하드마스크층 식각공정은 C-F 계 가스에 O₂/Cl₂ 가스를 첨가하여 실시하는 것과,
상기 금속층의 식각공정은 O₂/HBr 가스를 이용하여 실시하는 것과,
상기 금속층의 식각공정은 O₂/HBr 가스에 O₂/Cl₂ 가스를 첨가하여 실시하는 것을 제1특징으로 한다.
또한, 이상의 목적을 달성하기 위해 본 발명에 따른 메모리 셀 형성방법은,
하부구조물이 구비되는 반도체기판 상부에 산화막을 형성하는 공정과,
상기 산화막 상부에 RuTi계 박막으로 하드마스크층을 형성하는 공정과,
상기 하드마스크층을 패터닝하고 이를 마스크로 하여 상기 산화막을 식각하는 공정을 포함하는 것과,
상기 하드마스크층은 50∼2000 Å 두께로 형성하되, RuTiON 박막, RuTiO 박막 또는 RuTiN 박막으로 형성하는 것과,
상기 하드마스크층을 RuTiON 박막, RuTiO 박막 및 RuTiN 박막 중에서 두 가지를 조합하여 형성하는 경우 각각 50∼1000 Å 두께로 형성하는 것과,
상기 하드마스크층 식각공정은 Ar/C₂F₆, Ar/CF₄ 또는 Ar/CHF₃ 가스와 같은 C-F 계 가스, Ar/Cl₂, Ar/BCl₃, Ar/HBr 및 이들의 혼합된 가스 중에서 한가지로 실시하는 것과,
상기 산화막 식각공정은 C-F 계 가스에 Ar 가스를 첨가하여 실시하는 것과,
상기 산화막은 USG, PSG, BPSG, TEOS, MTO 또는 HTO 으로 형성하는 것을 제2특징으로 한다.

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이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.

도 1a 내지 도 1c 는 본 발명의 제1실시예에 따른 메모리 셀 형성방법을 도시한 단면도이다.

도 1a를 참조하면, 반도체기판(도시안됨) 상부에 하부절연층(도시안됨)을 형성한다.

이때, 상기 하부절연층은, 소자분리막(도시안됨), 워드라인(도시안됨) 및 비트라인(도시안됨)을 형성하고 그 상부를 평탄화시켜 형성한 것이다.

여기서, 상기 하부절연층은 비.피.에스.지. ( boro phospho silicate glass, BPSG ) 와 같이 유동성이 우수한 절연물질로 형성한다.

그 다음, 저장전극 콘택마스크(도시안됨)를 이용한 사진식각공정으로 상기 하부절연층을 순차적으로 식각하여 저장전극 콘택홀(도시안됨)을 형성한다.

그리고, 상기 콘택홀을 매립하는 도전체를 전체표면상부에 형성하고 이를 평탄화식각하여 상기 콘택홀을 매립하는 콘택플러그를 형성한다.

그리고, 상기 콘택플러그에 접속되는 하부전극용 도전층(11)을 전체표면상부 에 형성한다.

이때, 상기 하부전극용 도전층(11)은 Pt, Ir, IrO₂, Ru 또는 RuO₂ 로 50∼2000 Å 두께만큼 형성한 것이다.

그 다음, 상기 하부전극용 도전층(11) 상부에 제1하드마스크층(13)을 50∼2000 Å 두께로 형성하되, RuTiON 박막, RuTiO 박막 또는 RuTiN 박막으로 형성한다.

여기서, 상기 RuTiON 박막, RuTiO 박막 및 RuTiN 박막 중에서 두 가지를 적층하여 형성하는 경우 각각 50∼1000 Å 두께로 형성한다.

그 다음, 상기 제1하드마스크층(13) 상부에 감광막패턴(15)을 형성한다.

이때, 상기 감광막패턴(15)은 저장전극 마스크(도시안됨)를 이용한 노광 및 현상공정으로 형성한 것이다.

도 1b를 참조하면, 상기 감광막패턴(15)을 마스크로 하여 제1하드마스크층(13)을 식각하고, 상기 제1하드마스크층(13)을 마스크로 하여 상기 하부전극용 도전층(11)을 식각해 하부전극을 형성한다.

여기서, 상기 제1하드마스크층(13)의 식각공정은 Ar/C₂F₆, Ar/CF₄ 또는 Ar/CHF₃ 가스와 같은 C-F 계 가스, Ar/Cl₂, Ar/BCl₃, Ar/HBr 및 이들의 혼합된 가스 중에서 한가지로 실시한다. 그리고, 상기 Ar/C₂F₆, Ar/CF₄ 또는 Ar/CHF₃ 혼합가스에 사용되는 C-F 계 가스에 O₂/Cl₂ 가스를 첨가하여 실시할 수도 있다.

그리고, 상기 하부전극용 도전층(11)의 식각공정은 O₂/HBr 가스를 사용하여 실시한다. 그리고, 상기 하부전극용 도전층(11)이 Pt 인 경우 O₂/HBr 가스에 O₂/Cl ₂ 가스를 이용하여 실시한다.

도 1c를 참조하면, 상기 제1하드마스크층(13) 상에 유전체막(15)과 상부전극용 도전층(17)을 형성하고 그 상부에 제2하드마스크층(19)을 형성한다.

이때, 상기 상부전극용 도전층(17)은 50∼3000 Å 두께로 형성하고 제2하드마스크층(19)은 제1하드마스크층(13)과 같은 두께로 형성한다.

그 다음, 상부전극 마스크(도시안됨)를 이용한 식각공정으로 상기 제2하드마스크층(19)을 패터닝하고 이를 마스크로하여 상기 상부전극용 도전층(17) 및 유전체막(15)을 식각하여 캐패시터를 형성한다.

이때, 상기 제2하드마스크층(19)과 상부전극용 도전층(17)의 식각공정은 상기 제1하드마스크층(13)과 하부전극용 도전층(11)의 식각공정과 같은 조건으로 실시한다.

도 2a 내지 도 2c 는 본 발명의 제2실시예에 따른 메모리 셀 형성방법을 도시한 단면도이다.

도 2a를 참조하면, 반도체기판(도시안됨) 상부에 하부구조물이 구비되는 하부절연층(21)을 형성한다.

그 다음, 상기 하부절연층(21) 상부에 산화막(23)을 형성하고 그 상부에 하드마스크층(25)을 형성한다. 여기서, 상기 산화막(23)은 USG, PSG, BPSG, TEOS, MTO 또는 HTO 으로 형성한 것이다.

이때, 상기 하드마스크층(25)은 50∼2000 Å 두께로 형성하되, RuTiON 박막, RuTiO 박막 또는 RuTiN 박막으로 형성한다. 여기서, 상기 RuTiON 박막, RuTiO 박막 및 RuTiN 박막 중에서 두 가지를 적층하여 형성하는 경우 각각 50∼1000 Å 두께로 형성한다.

그리고, 상기 하드마스크층(25) 상부에 감광막패턴(27)을 형성한다. 그리고, 상기 감광막패턴(27)을 마스크로 하여 상기 하드마스크층(25)을 식각하고 이를 마스크로 하여 산화막(23)을 식각한다.

이때, 상기 하드마스크층(25)의 식각공정은 Ar/C₂F₆, Ar/CF₄ 또는 Ar/CHF₃ 가스와 같은 C-F 계 가스, Ar/Cl₂, Ar/BCl₃, Ar/HBr 및 이들의 혼합된 가스 중에서 한가지로 실시한다. 그리고, 상기 Ar/C₂F₆, Ar/CF₄ 또는 Ar/CHF₃ 혼합가스에 사용되는 C-F 계 가스에 O₂/Cl₂ 가스를 첨가하여 실시할 수도 있다.

그리고, 상기 산화막(23) 식각공정은 Ar 에 C-F 계 가스를 첨가하여 실시한다.

이상에서 설명한 바와같이 본 발명에 따른 메모리 셀 형성방법은, RuTi를 포함하는 하드마스크층을 이용하여 금속전극이나 산화막을 식각하여 반도체소자의 제조공정을 용이하게 실시할 수 있도록 함으로써 반도체소자의 특성 및 신뢰성을 향상시키는 효과를 제공한다.

Claims (14)

1. 캐패시터용 전극용 금속층이 구비되는 반도체기판 상부에 RuTi 계 박막으로 하드마스크층을 형성하는 공정과,

   상기 하드마스크층을 식각하여 패터닝하고 이를 마스크로 하여 상기 캐패시터용 금속층을 식각하는 공정을 포함하는 메모리 셀 형성방법.
2. 제 1 항에 있어서,

   상기 금속층은 Pt, Ir, IrO₂, Ru 또는 RuO₂ 로 형성하는 것을 특징으로하는 메모리 셀 형성방법.
3. 제 1 항에 있어서,

   상기 하드마스크층은 50∼2000 Å 두께로 형성하되, RuTiON 박막, RuTiO 박막 또는 RuTiN 박막으로 형성하는 것을 특징으로하는 메모리 셀 형성방법.
4. 제 1 항에 있어서,

   상기 하드마스크층을 RuTiON 박막, RuTiO 박막 및 RuTiN 박막 중에서 두 가지를 조합하여 형성하는 경우 각각 50∼1000 Å 두께로 형성하는 것을 특징으로하는 메모리 셀 형성방법.
5. 제 1 항에 있어서,

   상기 하드마스크층 식각공정은 Ar/C₂F₆, Ar/CF₄ 또는 Ar/CHF₃ 가스와 같은 C-F 계 가스, Ar/Cl₂, Ar/BCl₃, Ar/HBr 및 이들의 혼합된 가스 중에서 한가지로 실시하는 것을 특징으로 하는 메모리 셀 형성방법.
6. 제 5 항에 있어서,

   상기 하드마스크층 식각공정은 상기 Ar/C₂F₆, Ar/CF₄ 또는 Ar/CHF₃ 혼합가스에 사용되는 C-F 계 가스에 O₂/Cl₂ 가스를 첨가하여 실시하는 것을 특징으로 하는 메모리 셀 형성방법.
7. 제 4 항에 있어서,

   상기 금속층의 식각공정은 O₂/HBr 가스를 이용하여 실시하는 것을 특징으로 하는 메모리 셀 형성방법.
8. 제 7 항에 있어서,

   상기 금속층의 식각공정은 O₂/HBr 가스에 O₂/Cl₂ 가스를 첨가하여 실시하는 것을 특징으로 하는 메모리 셀 형성방법.
9. 하부구조물이 구비되는 반도체기판 상부에 산화막을 형성하는 공정과,

   상기 산화막 상부에 RuTi계 박막으로 하드마스크층을 형성하는 공정과,

   상기 하드마스크층을 패터닝하고 이를 마스크로 하여 상기 산화막을 식각하는 공정을 포함하는 메모리 셀 형성방법.
10. 제 9 항에 있어서,

    상기 하드마스크층은 50∼2000 Å 두께로 형성하되, RuTiON 박막, RuTiO 박막 또는 RuTiN 박막으로 형성하는 것을 특징으로하는 메모리 셀 형성방법.
11. 제 9 항에 있어서,

    상기 하드마스크층을 RuTiON 박막, RuTiO 박막 및 RuTiN 박막 중에서 두 가지를 조합하여 형성하는 경우 각각 50∼1000 Å 두께로 형성하는 것을 특징으로하는 메모리 셀 형성방법.
12. 제 9 항에 있어서,

    상기 하드마스크층 식각공정은 Ar/C₂F₆, Ar/CF₄ 또는 Ar/CHF₃ 가스와 같은 C-F 계 가스, Ar/Cl₂, Ar/BCl₃, Ar/HBr 및 이들의 혼합된 가스 중에서 한가지로 실시하는 것을 특징으로 하는 메모리 셀 형성방법.
13. 제 9 항에 있어서,

    상기 산화막 식각공정은 상기 Ar/C₂F₆, Ar/CF₄ 또는 Ar/CHF₃ 혼합가스에 사용되는 C-F 계 가스에 Ar 가스를 첨가하여 실시하는 것을 특징으로 하는 메모리 셀 형성방법.
14. 제 9 항에 있어서,

    상기 산화막은 USG, PSG, BPSG, TEOS, MTO 또는 HTO 으로 형성하는 것을 특징으로 하는 메모리 셀 형성방법.

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