KR20040002219A - 반도체소자의 캐패시터 형성방법 - Google Patents

Abstract

본 발명은 반도체소자의 캐패시터 형성방법에 관한 것으로,

반도체소자의 고집적화에 충분한 정전용량을 확보할 수 있도록 희생절연막을 이용하여 삼차원적인 구조의 저장전극을 형성하되, 상기 희생절연막을 BPSG 막과 TEOS 막의 적층구조로 형성하되, 이들 적층구조를 통하여 하부의 저장전극용 도전층을 노출시키는 다수의 홀을 형성함으로써 후속공정으로 소자의 고집적화를 가능하게 하는 기술이다.

Description

반도체소자의 캐패시터 형성방법{Forming method for capacitor of semiconductor device}

본 발명은 반도체소자의 캐패시터 형성방법에 관한 것으로, 특히 삼차원적 구조를 갖는 저장전극을 형성하고 상기 저장전극의 표면적을 증가시키기 위한 기술에 관한 것이다.

반도체소자가 고집적화되어 셀 크기가 감소됨에 따라 저장전극의 표면적에 비례하는 정전용량을 충분히 확보하기가 어려워지고 있다.

특히, 단위 셀이 하나의 모스 트랜지스터와 캐패시터로 구성되는 디램 소자는 칩에서 많은 면적을 차지하는 캐패시터의 정전용량을 크게 하면서, 면적을 줄이는 것이 디램 소자의 고집적화에 중요한 요인이 된다.

그래서, ( εo × εr × A ) / T ( 단, 상기 εo 는 진공 유전율, 상기 εr 은 유전막의 유전율, 상기 A 는 캐패시터의 면적 그리고 상기 T 는 유전막의 두께 ) 로 표시되는 캐패시터의 정전용량 C 를 증가시키기 위하여, 유전상수가 높은 물질을 유전체막으로 사용하거나, 유전체막을 얇게 형성하거나 또는 저장전극의 표면적을 증가시키는 등의 방법을 사용하였다.

그리고, 상기 저장전극의 표면적을 증가시키기 위하여 삼차원적인 구조를 갖는 저장전극을 형성하였다.

그리고, 가장 보편적으로 사용하는 형상이 실린더형 저장전극이다.

도 1a 내지 도 1c 는 종래기술에 따른 반도체소자의 캐패시터 형성방법을 도시한 단면도이다.

도 1a를 참조하면, 반도체기판 상부에 하부절연층을 형성한다. 이때, 상기 하부절연층은 소자분리막, 워드라인 및 비트라인 등의 단위 소자들이 형성된 것이다.

그리고, 상기 하부절연층은 비.피.에스.지. ( boro phospho silicate glass, 이하에서 BSPG 라 함 ) 절연막이나 피.에스.지. ( phospho silicate glass, 이하에서 PSG 라 함 ) 절연막과 같이 유동성이 우수한 절연물질로 형성한다.

그리고, 저장전극 콘택마스크(도시안됨)를 이용한 사진식각공정으로 상기 하부절연층을 식각하여 상기 반도체기판을 노출시키는 저장전극 콘택홀을 형성한다.

그 다음, 상기 콘택홀을 통하여 상기 반도체기판에 접속되는 저장전극용 도전층(11)을 일정두께 형성한다.

그리고, 상기 저장전극용 도전층(11) 상부에 식각정지층(13)인 질화막을 일정두께 형성한다.

그리고, 그 상부에 희생절연막(15)인 TEOS 산화막을 형성한다.

이때, 상기 TEOS 산화막은 플라즈마 CVD 방법으로 형성한 것이다.

그 다음, 상기 희생절연막(15) 상부에 하드마스크층인 폴리실리콘층(17)을 형성하고 그 상부에 감광막패턴(19)을 형성한다.

이때, 상기 감광막패턴(19)은 실리더형과 같이 삼차원적인 구조로 저장전극의 표면적을 증가시키기 위하여 저장전극 영역의 희생절연막(15)에 다수의 홀을 형성할 수 있는 노광마스크(도시안됨)를 이용한 노광 및 현상 공정으로 형성한 것이다.

도 1b를 참조하면, 상기 감광막패턴(19)을 마스크로 하여 상기 하드마스크층(17), 희생절연막(15) 및 식각방지막(13)을 순차적으로 건식 식각하여 상기 저장전극용 도전층(11)을 노출시킨다.

도 1c를 참조하면, 상기 감광막패턴(19)을 제거하고, 상기 하드마스크층(17)을 제거한다.

후속 공정으로, 전체표면상부에 저장전극용 도전층(도시안됨)을 증착하고 상기 희생절연막(15)을 노출시키는 평탄화식각공정을 실시한 다음, 저장전극 마스크(도시안됨)를 이용한 사진식각공정과, 상기 희생절연막(15) 및 식각방지막(13)을 제거하는 공정으로 표면적이 증가된 저장전극을 형성한다.

상기한 바와 같이 종래기술에 따른 반도체소자의 캐패시터 형성방법은,

상기 희생절연막의 식각된 부분 임계크기 ( critical dimension, CD ) 가 상측에서 크고 하측에서 작게 되어 후속공정으로 증착된 저장전극용 도전층의 증착공정을 어렵게 하는 단점이 있으며, 증착된다 하여도 그 표면적이 적은 단점이 있어 반도체소자의 고집적화를 어렵게 하는 문제점이 있다.

본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 희생절연막간의 간격을 상측과 하측에서 넓게 형성할 수 있도록 하여 소자의 고집적화에 충분한 정전용량을 확보할 수 있는 반도체소자의 캐패시터 형성방법을 제공하는데 그 목적이 있다.

도 1a 내지 도 1c 는 종래기술에 따른 반도체소자의 캐패시터 형성방법을 나타낸 단면도.

도 2a 내지 도 2d 는 본 발명의 실시예에 따른 반도체소자의 캐패시터 형성방법을 나타낸 단면도.

〈도면의 주요 부분에 대한 부호의 설명〉

11,31 : 저장전극용 도전층13,33 : 식각방지막

15 : 희생절연막17,39 : 하드마스크층

19,41 : 감광막패턴35 : BPSG 막

37 : TEOS 막50 : 홀

상기한 목적 달성을 위해 본 발명에 따른 반도체소자의 캐패시터 형성방법은,

반도체기판에 접속되는 저장전극용 도전층 상부에 식각방지막을 형성하는 공정과,

상기 식각방지막 상부에 희생절연막을 형성하되, 제1희생절연막과 제2희생절연막의 적층구조로 형성하는 공정과,

상기 희생절연막 상부에 하드마스크층인 폴리실리콘층을 형성하는 공정과,

상기 하드마스크층, 희생절연막 및 식각방지막을 순차적으로 건식 식각하여 상기 저장전극용 도전층을 노출시키는 다수의 홀을 형성하는 공정과,

상기 제1희생절연막을 습식방법으로 식각하여 홀의 하부 CD 를 크게 형성하는 공정으로 희생절연막 패턴을 형성하는 공정을 포함하되,

상기 식각방지막은 질화막인 것과,

상기 제1희생절연막은 BPSG, USG 또는 PSG 막으로 형성되는 것과,

상기 제2희생절연막은 플라즈마 CVD 방법으로 형성된 TEOS막으로 형성되는 것과,

상기 습식식각공정은 SC-1 ( NH₄OH : H₂O₂: H₂O = 1 : 1∼5 : 20∼50, 25∼85℃ ) 용액을 이용하여 실시하는 것과,

상기 습식식각공정은 묽은 ( diluted ) HF 용액이나 묽은 HF/IPA 의 혼합 용액을 이용하여 실시하는 것을 특징으로 한다.

한편, 이상의 목적을 달성하기 위한 본 발명의 원리는,

희생절연막을 BPSG 막과 TEOS 막의 적층구조로 형성하고

저장전극의 표면적을 증가시키기 위한 제1차 식각인 건식 식각공정으로 상기 TEOS 막과 BPSG 막을 식각하여 상기 희생절연막 하부에 형성된 저장전극용 도전층을 노출시키는 다수의 홀을 형성하고

상기 TEOS 막과 BPSG 막의 식각선택비 차이가 큰 SC-1 ( NH₄OH : H₂O₂: H₂O = 1 : 2 : 50, at 65℃ ) 용액이나 묽은 ( diluted ) HF/IPA 의 혼합 용액을 이용하여 상기 BPSG 막을 습식식각 함으로써 상기 BPSG 막 사이의 CD를 크게 형성하여 후속 공정으로 형성되는 캐패시터의 정전용량을 증가시킬 수 있도록 하는 것이다.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.

도 2a 내지 도 2d 는 본 발명의 실시예에 따른 반도체소자의 캐패시터 형성방법을 도시한 단면도이다.

도 2a를 참조하면, 반도체기판 상부에 하부절연층을 형성한다. 이때, 상기 하부절연층은 소자분리막, 워드라인 및 비트라인 등의 단위 소자들이 형성된 것이다.

그리고, 상기 하부절연층은 비.피.에스.지. ( boro phospho silicate glass, 이하에서 BSPG 라 함 ) 절연막이나 피.에스.지. ( phospho silicate glass, 이하에서 PSG 라 함 ) 절연막과 같이 유동성이 우수한 절연물질로 형성한다.

그리고, 저장전극 콘택마스크(도시안됨)를 이용한 사진식각공정으로 상기 하부절연층을 식각하여 상기 반도체기판을 노출시키는 저장전극 콘택홀을 형성한다.

그 다음, 상기 콘택홀을 통하여 상기 반도체기판에 접속되는 저장전극용 도전층(31)을 일정두께 형성한다.

그리고, 상기 저장전극용 도전층(31) 상부에 식각정지층(33)인 질화막을 일정두께 형성한다.

그리고, 그 상부에 희생절연막을 형성한다.

이때, 상기 희생절연막은 BPSG 막(35)과 TEOS 막(37)의 적층구조로 형성한다. 여기서, 상기 TEOS 산화막은 플라즈마 CVD 방법으로 형성한 것이다.

상기 BPSG 막(35)은 상기 TEOS 막(37)과 식각선택비 차이 확보가 용이한 PSG ( Phospho silicate glass ), USG ( undoped silicate glass ) 막으로 대신 형성할 수도 있다.

이때, 상기 TEOS 산화막은 플라즈마 CVD 방법으로 형성한 것이다.

그 다음, 상기 희생절연막 상부에 하드마스크층(39)인 폴리실리콘층을 형성하고 그 상부에 감광막패턴(41)을 형성한다.

이때, 상기 감광막패턴(41)은 저장전극의 표면적을 증가시키기 위하여 상기 희생절연막을 패터닝하기 위한 노광마스크를 이용한 노광 및 현상 공정으로 형성한 것이다.

도 2b를 참조하면, 상기 감광막패턴(41)을 마스크로 하여 상기 하드마스크층(39), 희생절연막 및 식각방지막(33)을 순차적으로 건식 식각함으로써 상기 저장전극용 도전층(31)을 노출시키는 다수의 홀(50)을 형성하고 상기 감광막패턴(41)을 제거한다.

이때, 상기 희생절연막인 TEOS막(37)에 형성된 홀의 스페이스 CD 가 BPSG 막(35)에 형성된 홀의 스페이스 CD 보다 크게 형성된다.

도 2c를 참조하면, BPSG 막(35)을 습식 식각하여 상기 BPSG 막(35) 사이에 형성된 홀(50)의 CD를 크게 형성함으로써 희생절연막(35,37) 패턴을 형성하고, 후속 공정으로 형성되는 캐패시터의 정전용량을 증가시킬 수 있다.

이때, 상기 습식식각공정은 SC-1 ( NH₄OH : H₂O₂: H₂O = 1 : 1∼5 : 20∼50, 25∼85℃ ) 용액, 묽은 ( diluted ) HF 용액이나 묽은 HF/IPA 의 혼합 용액을 이용하여 실시한다.

도 2d를 참조하면, 상기 하드마스크층(39)을 제거한다.

후속 공정으로, 전체표면상부에 저장전극용 도전층(도시안됨)을 증착하고 상기 희생절연막(35,37)을 노출시키는 평탄화식각공정을 실시한 다음, 저장전극 마스크(도시안됨)를 이용한 사진식각공정과, 상기 희생절연막(35,37) 및 식각방지막(33)을 제거하는 공정으로 표면적이 증가된 저장전극을 형성한다.

이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 캐패시터 형성방법은, 희생절연막의 구조를 BPSG 막과 TEOS막의 적층구조를 형성하고 이들의 식각선택비 차이를 이용하여 반도체소자의 고집적화에 충분한 정전용량을 갖는 캐패시터를 형성할 수 있도록 함으로써 반도체소자의 고집적화를 가능하게 하는 효과를 제공한다.

Claims (6)

1. 반도체기판에 접속되는 저장전극용 도전층 상부에 식각방지막을 형성하는 공정과,

   상기 식각방지막 상부에 희생절연막을 형성하되, 제1희생절연막과 제2희생절연막의 적층구조로 형성하는 공정과,

   상기 희생절연막 상부에 하드마스크층인 폴리실리콘층을 형성하는 공정과,

   상기 하드마스크층, 희생절연막 및 식각방지막을 순차적으로 건식 식각하여 상기 저장전극용 도전층을 노출시키는 다수의 홀을 형성하는 공정과,

   상기 제1희생절연막을 습식방법으로 식각하여 홀의 하부 CD 를 크게 형성하는 공정으로 희생절연막 패턴을 형성하는 공정을 포함하는 반도체소자의 캐패시터 형성방법.
2. 제 1 항에 있어서,

   상기 식각방지막은 질화막인 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
3. 제 1 항에 있어서,

   상기 제1희생절연막은 BPSG, USG 또는 PSG 막으로 형성되는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
4. 제 1 항에 있어서,

   상기 제2희생절연막은 플라즈마 CVD 방법으로 형성된 TEOS막으로 형성되는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
5. 제 1 항에 있어서,

   상기 습식식각공정은 SC-1 ( NH₄OH : H₂O₂: H₂O = 1 : 1∼5 : 20∼50, 25∼85℃ ) 용액을 이용하여 실시하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
6. 제 1 항에 있어서,

   상기 습식식각공정은 묽은 ( diluted ) HF 용액이나 묽은 HF/IPA 의 혼합 용액을 이용하여 실시하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.