KR20020036032A - 디램의 스토리지 노드 형성방법 - Google Patents
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Abstract
본 발명은 디램 스토리지 노드 형성방법에 관한 것으로서, MOS 트랜지스터 구조와 비트라인이 형성된 기판에 층간 절연막을 적층하는 단계, 상기 층간 절연막을 패터닝하여 스토리지 노드 콘택 홀을 형성하는 단계, 상기 콘택 홀이 형성된 기판에 실리콘 질화막을 플라즈마 화학기상증착(PECVD:Plasma Enhanced Chemical Vapour Deposition) 방법으로 적층하여 상기 콘택 홀 입구에 오버 행을 형성하고 전면 이방성 식각으로 상기 콘택 홀을 이루는 측벽에 스페이서를 형성하는 단계, 스토리지 노드를 형성할 도전층을 적층하는 단계, 상기 도전층을 패터닝하여 스택형 스토리지 노드를 형성하는 단계를 구비하여 이루어진다.
Description
본 발명은 디램의 스토리지 노드 형성방법에 관한 것으로서, 보다 상세하게는 COB(Capacitor Over Bit line) 구조를 가지는 단순 스택형 스토리지 노드의 형성 방법에 관한 것이다.
반도체 장치의 소자 고집적화에 따라 제조 공정에서의 초미세 가공 기술의 발달이 요구된다. 특히, 노광 기술과 식각 기술같은 미세 선폭 패터닝 기술이 요구된다. 그러나, 0.1um 이하까지 요구되는 현재의 기술 및 제품에 대한 요구수준에 비해 보유된 기술은 장비의 한계 등 애로에 봉착한 것이 많으며, 생산 비용에 있어서도 많은 어려움이 따르고 있다.
이런 어려움 가운데 공정과정에서 COB 타입 단순 스택형 스토리지 노드의 구체적 형성에 있어서 패턴상의 오정렬 마아진의 부족이나, 스토리지 노드 형성 후 반사 방지막을 제거하는 과정에서의 부러짐 등의 문제가 있다.
이하, 도면을 참조하여 이들 문제를 좀 더 구체적으로 설명한다.
도1을 참조하면, 스토리지 노드 형성 전에 콘택 홀을 형성되어 있다. 이런 상태를 형성하기 위해 기판(10)에 트렌지스터 구조, 제1 층간절연막(11), 비트라인(13) 및 비트라인 콘택이 먼저 이루어진다. 그리고, 비트라인(13) 위로 다시 제2 층간절연막(12,15,17)이 적층되고, 패터닝 과정을 통해 비트라인(13) 사이에 비트라인(13)과 접촉되지 않도록 스토리지 노드 콘택 홀이 형성된다.
그런데, 스토리지 노드 콘택 홀을 형성하기 위한 식각 마스크로 사용되는 포토레지스트 패턴(19)의 측벽이 통상 경사지게 형성되며, 이런 패턴의 영향으로 스토리지 노드 콘택 홀의 측벽도 기판에 수직하게 형성되지 못하고 일정 경사를 가지게 된다. 특히, 홀이 형성되는 위치에서 층간절연막(17)이 굴곡을 가질 경우 홀 측벽은 기판에 수직되는 선과 더 큰 각도를 이루는 경사를 가지게 되며, 홀의 입구부분에 이런 현상은 두드러진다.
따라서, 도1의 상태를 가진 기판에 측벽의 절연을 강화하기 위한 실리콘 질화막 측벽 스페이서(21)가 형성되고, 스토리지 노드층으로 폴리실리콘이 적층되고, 스택형 스토리지 노드(31)를 형성하기 위한 폴리실리콘층 패터닝 단계가 이루어진다. 그런데, 패터닝 단계에서 오정렬이 발생하는 경우, 폴리실리콘층을 식각하여 스토리지 노드(31)를 형성하는 식각과정에서 과식각에 의해 폴리실리콘으로 이루어진 콘택 플러그 부분이 식각되고, 도2와 같이 입구가 넓어진 콘택 홀 일부가 드러나는 스토리지 노드 목파임 현상이 발생한다.
또한, 스토리지 노드(31)를 형성하는 폴리실리콘층등을 패터닝하기 전에 노광의 정밀성을 높이기 위해 반사방지막(ARL:antireflection layer:33))을 폴리실리콘층등 위에 적층하여 사용하는데, 스토리지 노드(31) 패터닝이 완료되면 반사방지막(33)은 제거하게 된다. 이때, 반사방지막(33) 제거와 함께 층간 절연막(17)을 이루는 산화막이 함께 일부 식각되어 이미 발생한 스토리지 노드 목파임을 심화시키는 문제가 있다. 스토리지 노드 목파임이 심화되면 도3에 나타난 것과 같이 스토리지 노드가 콘택 플러그와의 연결점에서 부러지는 현상이 발생할 수 있다.
본 발명은 상술한 문제점을 해결하기 위한 것으로, 디램에서 COB 구조를 가지는 단순 스택형 스토리지 노드를 형성할 때 스토리지 노드 콘택 홀의 목파임이나 스토리지 노드 부러짐 같은 현상을 억제할 수 있는 방법을 제공하는 것을 목적으로 한다.
도1 내지 도3은 종래의 스토리지 노드 형성방법과 문제점을 나타내는 공정 단면도들이다.
도4 내지 도7은 본 발명의 일 실시예에 따른 스토리지 노드 형성방법을 나타내는 공정 단면도들이다.
상기 목적을 달성하기 위한 본 발명의 디램 스토리지 노드 형성방법은, MOS 트랜지스터 구조와 비트라인이 형성된 기판에 층간 절연막을 적층하는 단계, 상기 층간 절연막을 패터닝하여 스토리지 노드 콘택 홀을 형성하는 단계, 상기 콘택 홀이 형성된 기판에 실리콘 질화막을 플라즈마 화학기상증착(PECVD:Plasma Enhanced Chemical Vapour Deposition) 방법으로 적층하여 상기 콘택 홀 입구에 오버 행을 형성하고 전면 이방성 식각으로 상기 콘택 홀을 이루는 측벽에 스페이서를 형성하는 단계, 스토리지 노드를 형성할 도전층을 적층하는 단계, 상기 도전층을 패터닝하여 스택형 스토리지 노드를 형성하는 단계를 구비하여 이루어진다.
본 발명에서 상기 도전층을 적층하고 패터닝하기 전에 도전층 위에 반사방지막을 더 적층하면 패터닝을 위한 노광 공정의 정밀성을 더 높일 수 있으므로 바람직하다.
이하 도면을 참조하면서 본 발명의 일 실시예를 통해 본 발명을 보다 상세하게 설명한다.
도4 내지 도7은 본 발명의 일 실시예에 따른 스토리지 노드 형성의 중요 단계를 나타내는 공정 단면도이다.
도4를 참조하면, 실리콘 기판(10)에 미도시된 MOS 트랜지스터 구조가 형성되고, 제1 층간 절연막(11)과 비트라인(13)이 형성된다. 비트라인 위로 제2 층간절연막(12,15,17)이 적층된다. 본 예에서 제2 층간절연막(12,15,17)은 실리콘 산화막(12)과 얇은 실리콘 질화막(15) 그리고 실리콘 산화막(17)을 번갈아 적층하여 형성된다. 또한 패터닝을 통해 비트라인(13)과 만나지 않도록 제2 층간절연막(12,15,17)과 제1 층간 절연막(11)을 관통하는 스토리지 노드 콘택 홀이 형성된다. 이때, 위치에 따라 포토레지스트 패턴(19) 및 제2 층간절연막(12,15,17) 상면의 굴곡에 따라 콘택 홀 측벽, 특히, 콘택 홀 입구 부분의 측벽이 경사지게 형성될 수 있다.
도5를 참조하면, 콘택 홀이 형성된 기판 전면에 PECVD를 통해 실리콘 질화막을 형성한다. 그리고 전면 이방성 식각을 통해 콘택 홀 저면에서 실리콘 질화막을제거한다. PECVD로 실리콘 질화막이 형성된 경우, 공정 중에 기판 위의 플라즈마 형성공간 내에서 소오스 가스의 반응에 의해 실리콘 질화물이 형성되고 이것이 이동하면서 기판 상면에 닿아 쌓이게 된다. 따라서, 적층구조가 스퍼터링 적층과 비슷하게 되고, 콘택 홀 입구에서 PECVD 실리콘 질화막이 두껍게 쌓여 오버 행을 발생시킨다. 이 상태에서 전면 이방성 식각이 이루어지면, 실리콘 질화막의 적층두께가 작은 콘택 홀 저면 모서리나 저면에서 실리콘 질화막은 먼저 제거된다. 그리고 콘택 홀 측벽의 스페이서가 남겨지는 것을 제외하면, 콘택 홀 입구 주변의 제2 층간절연막(12,15,17) 상면에서 가장 늦게 제거된다.
따라서, 콘택 홀 저면에서 실리콘 질화막이 제거된 상태에서 제2 층간절연막(12,15,17) 상부에는 일부 PECVD 실리콘 질화막(51)이 남을 수 있다. 이런 현상은 콘택 홀의 깊이가 깊고 가로세로비(aspect ratio)가 큰 경우 두드러진다. 또한, 전반적으로 제2 층간 절연막(12,15,17) 상면에서 PECVD 실리콘 질화막이 제거되는 경우에도 콘택 홀 입구 주변에는 일부 PECVD 실리콘 질화막(51)이 남겨질 수 있다. 결국, 콘택 홀 입구 주변에서 콘택 홀의 측벽 경사는 PECVD 실리콘 질화막 적층 시의 오버 행 현상에 의해 수직에 가까와지고, 제2 층간 절연막(12,15,17) 상면에, 특히 콘택 홀 주변에서, PECVD 실리콘 질화막(51)이 남겨지게 된다.
이는 종래의 LPCVD(Low Presure Chemical Vapour Deposition)를 통한 실리콘 질화막 형성과 특징적으로 대비된다. 종래의 경우, 소오스 가스의 반응이 기판면에서 집중적으로 일어나 실리콘 질화막이 적층되므로 기판 상면의 굴곡에 따른 콘포말한 적층이 이루어진다. 그리고, 전면 이방성 식각을 실시하면 통상 측벽에만 실리콘 질화막이 남아 스페이서를 형성하게 되고, 경사가 심한 콘택 홀 입구 주변의 측벽에는 실리콘 질화막이 남지 않는다.
도6을 참조하면, 스페이서를 비롯한 잔여 PECVD 실리콘 질화막(51)이 존재하는 기판(10)에 스토리지 노드(61) 형성용으로 폴리실리콘을 적층한다. 폴리실리콘층 위에는 반사방지막(63)으로 실리콘 질화산화막이 추가로 적층된다. 그리고, 폴리실리콘층에 대한 패터닝을 실시한다. 본 예는 오정렬의 경우를 가정하여 스택형 스토리지 노드(61)의 측벽이 콘택 홀 입구 주변에 걸치는 형태를 나타내고 있다. 이때 콘택 홀 입구 주변에서 PECVD 실리콘 질화막(51)이 두껍게 형성되므로 오정렬이 되는 경우에도 상당한 경우에서 스토리지 노드(61) 측벽은 두껍게 형성된 PECVD 실리콘 질화막(51)의 스페이서 부분에 걸치게 된다. 따라서 폴리실리콘에 대한 과식각이 진행되는 경우에도 실리콘 질화막이 더이상의 식각을 막아 콘택 플러그 부분의 폴리실리콘층을 보호하게 되고, 스토리지 노드 목파임 현상은 발생하지 않는다.
도7을 참조하면, 폴리실리콘층 스토리지 노드(61)의 상부에서 반사방지막(63)이 제거된다. 이때, 제2 층간절연막(12,15,17) 상부도 드러나 있으므로 영향을 받을 수 있다. 그러나 콘택 홀 입구 주변에서 PECVD 실리콘 질화막(51)으로 싸여있으므로 콘택 홀 입구 주변에서 제2 층간 절연막(12,15,17) 상부의 실리콘 산화막(12)이 식각되는 것이 방지된다. 결국, 스토리지 노드 콘택 플러그와 스토리지 노드(61)가 연결되는 부분에서 폴리실리콘층은 적절히 보호되므로 스토리지 노드(61)가 부러지는 현상은 억제된다.
본 발명에 따르면 COB 구조의 단순 스택형 스토리지 노드를 형성할 때 스토리지 노드와 콘택 플러그가 연결되는 부분이 주변의 PECVD로 형성된 실리콘 질화막에 의해 잘 보호되므로 스토리지 노드 부러짐 등을 억제할 수 있다.
Claims (3)
- MOS 트랜지스터 구조와 비트라인이 형성된 기판에 층간 절연막을 적층하는 단계,상기 층간 절연막을 패터닝하여 스토리지 노드 콘택 홀을 형성하는 단계,상기 콘택 홀이 형성된 기판에 실리콘 질화막을 플라즈마 화학기상증착(PECVD:Plasma Enhanced Chemical Vapour Deposition) 방법으로 적층하여 상기 콘택 홀 입구에 오버 행을 형성하고, 전면 이방성 식각으로 상기 콘택 홀을 이루는 측벽에 스페이서를 형성하는 단계,스토리지 노드를 형성할 도전층을 적층하는 단계,상기 도전층을 패터닝하여 스택형 스토리지 노드를 형성하는 단계를 구비하여 이루어지는 디램의 스토리지 노드 형성방법.
- 제 1 항에 있어서,상기 층간 절연막의 상면은 실리콘 산화막으로 이루어지고,상기 도전층을 적층하는 단계와 상기 도전층을 패터닝하는 단계 사이에 상기 도전층 위에 반사방지막으로 실리콘 질화산화막을 적층하는 단계가 더 구비되는 디램의 스토리지 노드 형성방법.
- 제 1 항에 있어서,상기 전면 이방성 식각은 상기 콘택 홀 저면에 상기 실리콘 질화막이 제거될 때가지 이루어지는 것을 특징으로 하는 디램의 스토리지 노드 형성방법.
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