JP3604525B2 - 半導体装置のキャパシタ製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造方法に係り、特にセルアレー領域と周辺回路領域との段差を適宜に保持しながら、セルキャパシタンスを増大させる円筒状の下部電極を有するキャパシタの製造方法に関する。
【０００２】
【従来の技術】
メモリセルの面積減少によるセルキャパシタンスの減少はＤＲＡＭ（ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）の集積度の増加に深刻な障害要因となる。このようなセルキャパシタンスの減少はメモリセルの読出し能力を低下させ、ソフトエラー率を増大させるのみならず、低電圧における素子の動作を困難にする。したがって、半導体メモリ装置の高集積化を達成するためには、前記セルキャパシタンスの減少問題は必ず解決されなければならない。
【０００３】
最近、セルキャパシタンスを増大させるための３次元的な構造のキャパシタが提案されている。
図１乃至図３は従来の技術による箱状の下部電極を有するキャパシタの製造方法を説明するための断面図である。
図１を参照すれば、半導体基板１０の上に層間絶縁膜２０及び食刻阻止層３０を順次に形成する。ここで、前記層間絶縁膜２０はＢＰＳＧ（ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ ｇｌａｓｓ ）膜で形成され、前記食刻阻止層３０はシリコン窒化膜（Ｓｉ３ Ｎ４ ）で形成される。
【０００４】
図２を参照すれば、前記食刻阻止層３０及び層間絶縁膜２０をパタニングして前記半導体基板１０の所定領域を露出させるコンタクトホールを有する食刻阻止層パターン３０ａ及び層間絶縁膜パターン２０ａを形成する。次いで、前記食刻阻止層パターン３０ａ及び層間絶縁膜パターン２０ａが形成された基板の全面に導電層４０、例えばドーピングされたポリシリコン層を形成する。
【０００５】
図３を参照すれば、フォトレジストパターン（図示せず）を用いて前記食刻阻止層パターン３０ａが露出されるように導電層４０をパタニングして下部電極４０ａを形成する。その後、前記下部電極４０ａが形成された基板の全面に誘電体膜５０、例えばＯＮＯ（ＳｉＯ２ ／Ｓｉ３ Ｎ４ ／ＳｉＯ２ ）膜を形成する。次に、前記誘電体膜５０が形成された基板の全面に導電物質を蒸着して上部電極６０を形成する。
【０００６】
【発明が解決しようとする課題】
上述した従来のキャパシタ製造方法によれば、セルキャパシタンスを増大させるためには、下部電極の表面積の増加分ほど、下部電極の厚さを増加させるべきである。しかしながら、これはセルアレー領域と周辺回路領域との段差を大きくする。その結果、金属配線工程のような後続く工程時、パターンに不良が発生するか、段差塗布性が劣化するなどの問題が生ずる。
【０００７】
したがって、本発明の目的はセルアレー領域と周辺回路領域との段差を減少させ、セルキャパシタンスを増大させる円筒状の下部電極を有するキャパシタの製造方法を提供することにある。
【０００８】
【課題を解決するための手段】
前記目的を達成するために本発明は、半導体基板上に層間絶縁膜を形成する段階と、前記層間絶縁膜をパタニングして前記半導体基板の所定領域を露出させるコンタクトホールを形成すると共に、層間絶縁膜パターンを形成する段階と、前段階の結果物の全面に前記コンタクトホールを埋め込む導電膜を形成する段階と、前記コンタクトホールの上部の導電膜を選択的に食刻して溝を備える導電膜パターンを形成する段階と、前記溝内に絶縁膜パターンを形成する段階と、前記絶縁膜パターンを食刻マスクとして前記導電膜パターンを所定の深さに食刻することにより、前記絶縁膜パターンの上部側壁を露出させる変形された導電膜パターンを形成する段階と、前記絶縁膜パターンの上部側壁にスペーサを形成する段階と、前記絶縁膜パターン及びスペーサを食刻マスクとして前記変形された導電膜パターンを食刻することにより、円筒状のストレージ電極を形成する段階と、前記絶縁膜パターン及びスペーサを湿式食刻工程で取り除く段階と、前段階の結果物上に誘電膜とプレート電極を順次に形成する段階とを含むことを特徴とする半導体装置のキャパシタ製造方法を提供する。
【０００９】
かつ、本発明は、半導体基板上に層間絶縁膜、食刻阻止層及びアンダーカット形成用の絶縁膜を順次に形成する段階と、前記アンダーカット形成用の絶縁膜、食刻阻止層及び層間絶縁膜をパタニングして前記半導体基板の所定領域を露出させるコンタクトホールを形成すると共に、層間絶縁膜パターン、食刻阻止層パターン及び第１絶縁膜パターンを形成する段階と、前段階の結果物の全面に前記コンタクトホールを埋め込む導電膜を形成する段階と、前記コンタクトホールの上部の導電膜を選択的に食刻して溝を備える導電膜パターンを形成する段階と、前記溝内に第２絶縁膜パターンを形成する段階と、前記第２絶縁膜パターンを食刻マスクとして前記導電膜パターンを所定の深さに食刻することにより、前記絶縁膜パターンの上部側壁を露出させる変形された導電膜パターンを形成する段階と、前記第２絶縁膜パターンの上部側壁にスペーサを形成する段階と、前記第２絶縁膜パターン及びスペーサを食刻マスクとして前記変形された導電膜パターンを食刻することにより、円筒状のストレージ電極を形成する段階と、前記第２絶縁膜パターン、スペーサ及び第１絶縁膜パターンを取り除く段階と、前段階の結果物上に誘電膜とプレート電極を順次に形成する段階とを含むことを特徴とする半導体装置のキャパシタ製造方法を提供する。
【００１０】
かつ、本発明は、半導体基板上に層間絶縁膜を形成する段階と、前記層間絶縁膜をパタニングして前記半導体基板の所定領域を露出させるコンタクトホールを形成すると共に、層間絶縁膜パターンを形成する段階と、前段階の結果物の全面に前記コンタクトホールを埋め込む導電膜を形成する段階と、前記コンタクトホールの上部の導電膜を選択的に食刻して溝を備える導電膜パターンを形成する段階と、前記溝内に絶縁膜パターンを形成する段階と、前記絶縁膜パターンを食刻マスクとして前記導電膜パターンを所定の深さに食刻することにより、前記絶縁膜パターンの上部側壁を露出させる変形された導電膜パターンを形成する段階と、前記絶縁膜パターンの上部側壁にスペーサを形成する段階と、前記絶縁膜パターン及びスペーサを食刻マスクとして前記変形された導電膜パターンを食刻することにより、円筒状のストレージ電極を形成する段階と、前記ストレージ電極を取り囲みながら、前記絶縁膜パターン及びスペーサを露出させる保護層を形成する段階と、前記絶縁膜パターン及びスペーサを取り除く段階と、前記保護層を取り除く段階とを含むことを特徴とする半導体装置のキャパシタ製造方法を提供する。
【００１１】
前記保護層はフォトレジスト層で形成されることが望ましい。
【００１２】
【発明の実施の形態】
以下、添付した図面に基づき本発明の実施の形態を詳しく説明する。
〔実施例１〕
図４は層間絶縁膜パターン１２０を形成する段階を説明するための図面である。具体的には、半導体基板１１０の上にＣＶＤ（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ ）方法によりＢＰＳＧ膜からなる層間絶縁膜を形成する。その後、前記層間絶縁膜をパタニングすることにより、前記半導体基板１１０の所定領域を露出させるコンタクトホール１２２を有する層間絶縁膜パターン１２０を形成する。
【００１３】
図５はストレージ電極を形成するための導電膜パターン１４０を形成する段階を説明するための図面である。具体的には、前記層間絶縁膜パターン１２０が形成された結果物の全面に前記コンタクトホール１２２を埋め込むストレージ電極用の導電膜、例えばドーピングされたポリシリコン層をＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ ＣＶＤ）方法により所定の厚さ（Ｔ）で形成する。その後、前記コンタクトホール１２２の上部の導電膜部分を露出させるフォトレジストパターン（図示せず）を形成する。引き続き、前記フォトレジストパターンを食刻マスクとして前記導電膜を前記所定の厚さ（Ｔ）より小さい所定の深さに食刻することにより、前記コンタクトホール１２２の上部に溝１４２が形成された導電膜パターン１４０を形成する。
【００１４】
図６は前記導電膜パターン１４０に形成された溝１４２内にマスク用の絶縁膜パターン１４４を形成する段階を説明するための図面である。具体的には、前記工程で用いられたフォトレジストパターンを取り除いた後、前記導電膜パターン１４０が形成された結果物の全面にＣＶＤ方法により第１絶縁物質膜を形成する。前記第１絶縁物質膜としては、酸化膜食刻液、例えばＨＦを含む食刻液に対する湿式食刻率が前記層間絶縁膜パターン１２０のものより高い物質膜、例えばＴＥＯＳ（ｔｅｔｒａ−ｅｔｈｙｌ−ｏｒｔｈｏｓｉｌｉｃａｔｅ ）酸化膜が用いられる。その後、前記第１絶縁物質膜をエッチバックして前記導電膜パターン１４０に形成された溝１４２内に埋め込まれるマスク用の絶縁膜パターン１４４を形成する。
【００１５】
図７は変形された導電膜パターン１４０ａを形成する段階を説明するための図面である。具体的には、前記マスク用の絶縁膜パターン１４４を食刻マスクとして前記導電膜パターン１４０を所定の深さに食刻することにより、前記マスク用の絶縁膜パターン１４４の上部側壁を露出させる変形された導電膜パターン１４０ａを形成する。
【００１６】
図８は前記マスク用の絶縁膜パターン１４４の露出された上部側壁にスペーサ１４６を形成する段階を説明するための図面である。具体的には、前記変形された導電膜パターン１４０ａが形成された結果物の全面に第２絶縁物質膜を形成する。前記第２絶縁物質膜としては、前記層間絶縁膜パターン１２０より食刻率が高く、前記マスク用の絶縁膜パターン１４４を構成する前記第１絶縁物質膜より乾式食刻率が高い物質を用いる。例えば、前記第２絶縁物質膜としては、ＳｉＨ４ ガスをソースガスとして用いるＰＥＣＶＤ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ ＣＶＤ ）方法により形成された酸化膜（以下、ｐ−ＳｉＨ４ 酸化膜という）が用いられる。その後、前記第２絶縁物質膜を異方性食刻することにより、前記マスク用の絶縁膜パターン１４４の上部側壁にスペーサ１４６を形成する。
【００１７】
図９は円筒状のストレージ電極１４０ｂを形成する段階を説明するための図面である。具体的には、前記マスク用の絶縁膜パターン１４４及びスペーサ１４６を食刻マスクとして前記層間絶縁膜パターン１２０が露出されるように前記変形された導電膜パターン１４０ａを食刻することにより、円筒状のストレージ電極１４０ｂを形成する。
【００１８】
図１０は前記マスク用の絶縁膜パターン１４４及びスペーサ１４６を取り除く段階を説明するための図面である。具体的には、ＨＦを含む食刻液を用いる湿式食刻により前記マスク用の絶縁膜パターン１４４及びスペーサ１４６を取り除く。この際、前記層間絶縁膜パターン１２０、マスク用の絶縁膜パターン１４４及びスペーサ１４６は相異なる食刻率を有するので（具体的には、前記定義された食刻液を用いる場合、層間絶縁膜パターン１２０を形成するＢＰＳＧ膜の食刻率は７６０Å／ｍｉｎ、マスク用の絶縁膜パターン１４４を形成するＴＥＯＳ酸化膜の食刻率は３０００Å／ｍｉｎ、スペーサ１４６を形成するｐ−ＳｉＨ４ 酸化膜の食刻率は２７００Å／ｍｉｎ）、前記ストレージ電極１４０ｂに残存するマスク用の絶縁膜パターン１４４及びスペーサ１４６が全部取り除かれる間、前記層間絶縁膜パターン１２０は比較的小さい厚さほどのみ食刻されて変形された層間絶縁膜パターン１２０ａが得られる。このように変形された層間絶縁膜パターン１２０ａを形成すると、示したようにアンダーカット領域Ｓ１が形成されるので、ストレージ電極１４０ｂの表面積が増大できる。
【００１９】
図１１はキャパシタを完成する段階を説明するための図面である。具体的には、前記ストレージ電極１４０ｂが形成された結果物の全面に誘電膜１５０を形成し、プレート電極用の導電物質層１６０を形成する。これにより、本発明の製造方法によるキャパシタが完成される。
〔実施例２〕
次に、図１２乃至図１６を参照して本発明の第２実施例によるキャパシタの製造方法を詳しく説明する。
【００２０】
図１２は層間絶縁膜２２０、食刻阻止層２２４及びアンダーカット形成用の絶縁膜２２８を形成する段階を説明するための図面である。具体的には、前記第１実施例と同様の方法で半導体基板２１０の上に層間絶縁膜２２０を形成する。次いで、前記層間絶縁膜２２０の上に食刻阻止層２２４を１００〜２００Å程度の厚さで積層する。ここで、後続く工程でストレージ電極の形成時、前記層間絶縁膜２２０の食刻を防ぐ前記食刻阻止層２２４はＳｉＮ膜またはＳｉＯＮ膜で形成されることができる。次に、前記食刻阻止層２２４の上にアンダーカット形成用の絶縁膜２２８を１０００〜２０００Å程度の厚さで積層する。ここで、前記絶縁膜２２８の形成に用いられる物質の食刻率に特に制限はなく、通常的に用いられる絶縁膜であれば、いずれも良い。例えば、前記絶縁膜２２８の形成に用いられる物質としては、シリコン窒化膜がある。
【００２１】
図１３はストレージ電極形成のための導電膜パターン２４０を形成する段階を説明するための図面である。具体的には、前記アンダーカット形成用の絶縁膜２２８、食刻阻止層２２４及び層間絶縁膜２２０をパタニングすることにより、前記半導体基板２１０の所定領域を露出させるコンタクトホールを備えるアンダーカット形成用の絶縁膜パターン２２８ａ、食刻阻止層パターン２２４ａ及び層間絶縁膜パターン２２０ａを形成する。次いで、前記図５と同様の方法で前段階の結果物上にストレージ電極用の導電膜を形成した後、フォトレジストパターン（図示せず）を用いる食刻により溝２４２が形成された導電膜パターン２４０を形成する。
【００２２】
図１４はマスク用の絶縁膜パターン２４４及び変形された導電膜パターン２４０ａを形成する段階を説明するための図面である。具体的には、図６及び図７と同様の方法で前記導電膜パターン２４０に形成された溝２４４内に第１絶縁物質膜によりマスク用の絶縁膜パターン２４４を形成し、前記マスク用の絶縁膜パターン２４４の上部側壁を露出させる変形された導電膜パターン２４０ａを形成する。ここで、前記マスク用の絶縁膜パターン２４４の形成に用いられる第１絶縁物質膜の湿式食刻率には特別な制限はなく、前記第１絶縁物質膜は前記層間絶縁膜パターン２２０ａの形成時に用いられる縁物質とは同じ食刻率を有する物質を用いて形成することができる。
【００２３】
図１５は前記マスク用の絶縁膜パターン２４４の上部側壁にスペーサ２４６を形成し、ストレージ電極２４０ｂを形成する段階を説明するための図面である。具体的には、前記図８及び図９と同様の方法で前記マスク用の絶縁膜パターン２４４の露出された側壁に第２絶縁物質膜によりスペーサ２４６を形成する。ここで、前記スペーサ２４６の形成に用いられる第２絶縁物質膜としては、前記マスク用の絶縁膜パターン２４４の形成に用いられる第１絶縁物質膜より乾式食刻率の高い絶縁物質を用いる。その後、前記マスク用の絶縁膜パターン２４４及びスペーサ２４６を食刻マスクとして前記アンダーカット形成用の絶縁膜パターン２２８ａが露出されるように前記変形された導電膜パターン２４０ａを食刻することにより、円筒状のストレージ電極２４０ｂを形成する。
【００２４】
図１６を参照すれば、ＨＦを含む食刻液を用いる湿式食刻により前記マスク用の絶縁膜パターン２２４、スペーサ２４６及びアンダーカット形成用の絶縁膜パターン２２８ａを取り除く。その結果、アンダーカット領域Ｓ２が前記ストレージ電極２４０ｂに形成される。
その後、前段階の結果物上に誘電膜を形成し、プレート電極用の導電物質層、例えば、ドーピングされたポリシリコン層を形成することによりキャパシタを完成する。
【００２５】
本実施例においては、前記層間絶縁膜パターン２２０ａの食刻率が前記マスク用の絶縁膜パターン２４４またはスペーサ２４６の湿式食刻率と同じであるとしても、湿式食刻時のストッパとして作用する食刻阻止層パターン２２４ａにより所望の食刻深さを調節することができる。かつ前記アンダーカット形成用の絶縁膜パターン２２８ａが湿式食刻により取り除かれることにより、ストレージ電極２４０ｂの下部が露出されるので、セルキャパシタンスの増加が可能である。
【００２６】
〔実施例３〕
次に、図１７乃至図１９を参照して本発明の第３実施例によるキャパシタの製造方法を詳しく説明する。
図１７は半導体基板３１０上に円筒状のストレージ電極３４０ｂと、フォトレジスト層３５０を形成する段階を説明するための図面である。具体的には、前記図４乃至図９と同様の方法で導電膜をパタニングして円筒状のストレージ電極３４０ｂを形成する。この際、前記円筒状のストレージ電極３４０ｂのパタニングのために形成されたマスク用の絶縁膜パターン３４４及びスペーサ３４６は前記第２実施例と同じ絶縁物質で形成される。
【００２７】
その後、不要な膜、すなわち前記ストレージ電極３４０ｂの上部のマスク用の絶縁膜パターン３４４及びスペーサ３４６を取り除くため、ストレージ電極３４０ｂが形成された結果物の全面にフォトレジスト層３５０を塗布する。
図１８は保護層３５０ａを形成する段階を説明するための図面である。具体的には、前記フォトレジスト層３５０をエッチバックして前記マスク用の絶縁膜パターン３４４及びスペーサ３４６を露出させるフォトレジスト残留層からなる保護層３５０ａを形成する。
【００２８】
図１９は前記マスク用の絶縁膜パターン３４４及びスペーサ３４６を取り除く段階を説明するための図面である。具体的には、湿式食刻により前記マスク用の絶縁膜パターン３４４及びスペーサ３４６を取り除く。この際、層間絶縁膜パターン３２０は前記保護層３５０ａで覆われているので、前記マスク用の絶縁膜パターン３４４及びスペーサ３４６の除去のための湿式食刻時、前記層間絶縁膜パターン３２０は食刻されない。その後、前記保護層３５０ａを取り除く。
【００２９】
次に、図示していないが、前段階の結果物上に誘電膜を形成し、プレート電極用の導電物質、例えばドーピングされたポリシリコン層を形成することにより、キャパシタを完成する。
【００３０】
【発明の効果】
上述したように、本発明によれば、箱状の下部電極を備えるキャパシタに比べてキャパシタンスの減少を防ぐのみならず、セルアレー領域と周辺回路領域との段差を減少させることができる。これにより、後続く工程、特に金属配線工程時のパターン不良及び段差塗布性を改善し得る。
【００３１】
以上、本発明の具体的な実施例を詳しく説明したが、本発明は前記実施例に限るものでなく、本発明の技術的な思想の範囲内で当分野の通常の知識を持つ者により様々な変形が可能である。
【図面の簡単な説明】
【図１】従来の技術によるキャパシタの製造方法を説明するための断面図である。
【図２】従来の技術によるキャパシタの製造方法を説明するための断面図である。
【図３】従来の技術によるキャパシタの製造方法を説明するための断面図である。
【図４】本発明の第１実施例によるキャパシタの製造方法を説明するための断面図である。
【図５】本発明の第１実施例によるキャパシタの製造方法を説明するための断面図である。
【図６】本発明の第１実施例によるキャパシタの製造方法を説明するための断面図である。
【図７】本発明の第１実施例によるキャパシタの製造方法を説明するための断面図である。
【図８】本発明の第１実施例によるキャパシタの製造方法を説明するための断面図である。
【図９】本発明の第１実施例によるキャパシタの製造方法を説明するための断面図である。
【図１０】本発明の第１実施例によるキャパシタの製造方法を説明するための断面図である。
【図１１】本発明の第１実施例によるキャパシタの製造方法を説明するための断面図である。
【図１２】本発明の第２実施例によるキャパシタの製造方法を説明するための断面図である。
【図１３】本発明の第２実施例によるキャパシタの製造方法を説明するための断面図である。
【図１４】本発明の第２実施例によるキャパシタの製造方法を説明するための断面図である。
【図１５】本発明の第２実施例によるキャパシタの製造方法を説明するための断面図である。
【図１６】本発明の第２実施例によるキャパシタの製造方法を説明するための断面図である。
【図１７】本発明の第３実施例によるキャパシタの製造方法を説明するための断面図である。
【図１８】本発明の第３実施例によるキャパシタの製造方法を説明するための断面図である。
【図１９】本発明の第３実施例によるキャパシタの製造方法を説明するための断面図である。
【符号の説明】
１１０ 半導体基板
１２０ 層間絶縁膜パターン
１２０ａ 変形された層間絶縁膜パターン
１２２ コンタクトホール
１４０ 導電膜パターン
１４０ａ 変形された導電膜パターン
１４０ｂ ストレージ電極
１４２ 溝
１４４ マスク用の絶縁膜パターン
１４６ スペーサ
１５０ 誘電膜
１６０ 導電物質層
２１０ 半導体基板
２２０ 層間絶縁膜
２２０ａ 層間絶縁膜パターン
２２４ 食刻阻止層
２２４ａ 食刻阻止層パターン
２２８ アンダーカット形成用の絶縁膜
２２８ａ アンダーカット形成用の絶縁膜パターン
２４０ 導電膜パターン
２４０ａ 変形された導電膜パターン
２４０ｂ ストレージ電極
２４２ 溝
２４４ マスク用の絶縁膜パターン
２４６ スペーサ
３１０ 半導体基板
３２０ 層間絶縁膜パターン
３４０ｂ ストレージ電極
３４４ 絶縁膜パターン
３４６ スペーサ
３５０ フォトレジスト層
３５０ａ 保護層
Ｓ１ アンダーカット領域
Ｓ２ アンダーカット領域
【発明の属する技術分野】
本発明は半導体装置の製造方法に係り、特にセルアレー領域と周辺回路領域との段差を適宜に保持しながら、セルキャパシタンスを増大させる円筒状の下部電極を有するキャパシタの製造方法に関する。
【０００２】
【従来の技術】
メモリセルの面積減少によるセルキャパシタンスの減少はＤＲＡＭ（ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）の集積度の増加に深刻な障害要因となる。このようなセルキャパシタンスの減少はメモリセルの読出し能力を低下させ、ソフトエラー率を増大させるのみならず、低電圧における素子の動作を困難にする。したがって、半導体メモリ装置の高集積化を達成するためには、前記セルキャパシタンスの減少問題は必ず解決されなければならない。
【０００３】
最近、セルキャパシタンスを増大させるための３次元的な構造のキャパシタが提案されている。
図１乃至図３は従来の技術による箱状の下部電極を有するキャパシタの製造方法を説明するための断面図である。
図１を参照すれば、半導体基板１０の上に層間絶縁膜２０及び食刻阻止層３０を順次に形成する。ここで、前記層間絶縁膜２０はＢＰＳＧ（ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ ｇｌａｓｓ ）膜で形成され、前記食刻阻止層３０はシリコン窒化膜（Ｓｉ３ Ｎ４ ）で形成される。
【０００４】
図２を参照すれば、前記食刻阻止層３０及び層間絶縁膜２０をパタニングして前記半導体基板１０の所定領域を露出させるコンタクトホールを有する食刻阻止層パターン３０ａ及び層間絶縁膜パターン２０ａを形成する。次いで、前記食刻阻止層パターン３０ａ及び層間絶縁膜パターン２０ａが形成された基板の全面に導電層４０、例えばドーピングされたポリシリコン層を形成する。
【０００５】
図３を参照すれば、フォトレジストパターン（図示せず）を用いて前記食刻阻止層パターン３０ａが露出されるように導電層４０をパタニングして下部電極４０ａを形成する。その後、前記下部電極４０ａが形成された基板の全面に誘電体膜５０、例えばＯＮＯ（ＳｉＯ２ ／Ｓｉ３ Ｎ４ ／ＳｉＯ２ ）膜を形成する。次に、前記誘電体膜５０が形成された基板の全面に導電物質を蒸着して上部電極６０を形成する。
【０００６】
【発明が解決しようとする課題】
上述した従来のキャパシタ製造方法によれば、セルキャパシタンスを増大させるためには、下部電極の表面積の増加分ほど、下部電極の厚さを増加させるべきである。しかしながら、これはセルアレー領域と周辺回路領域との段差を大きくする。その結果、金属配線工程のような後続く工程時、パターンに不良が発生するか、段差塗布性が劣化するなどの問題が生ずる。
【０００７】
したがって、本発明の目的はセルアレー領域と周辺回路領域との段差を減少させ、セルキャパシタンスを増大させる円筒状の下部電極を有するキャパシタの製造方法を提供することにある。
【０００８】
【課題を解決するための手段】
前記目的を達成するために本発明は、半導体基板上に層間絶縁膜を形成する段階と、前記層間絶縁膜をパタニングして前記半導体基板の所定領域を露出させるコンタクトホールを形成すると共に、層間絶縁膜パターンを形成する段階と、前段階の結果物の全面に前記コンタクトホールを埋め込む導電膜を形成する段階と、前記コンタクトホールの上部の導電膜を選択的に食刻して溝を備える導電膜パターンを形成する段階と、前記溝内に絶縁膜パターンを形成する段階と、前記絶縁膜パターンを食刻マスクとして前記導電膜パターンを所定の深さに食刻することにより、前記絶縁膜パターンの上部側壁を露出させる変形された導電膜パターンを形成する段階と、前記絶縁膜パターンの上部側壁にスペーサを形成する段階と、前記絶縁膜パターン及びスペーサを食刻マスクとして前記変形された導電膜パターンを食刻することにより、円筒状のストレージ電極を形成する段階と、前記絶縁膜パターン及びスペーサを湿式食刻工程で取り除く段階と、前段階の結果物上に誘電膜とプレート電極を順次に形成する段階とを含むことを特徴とする半導体装置のキャパシタ製造方法を提供する。
【０００９】
かつ、本発明は、半導体基板上に層間絶縁膜、食刻阻止層及びアンダーカット形成用の絶縁膜を順次に形成する段階と、前記アンダーカット形成用の絶縁膜、食刻阻止層及び層間絶縁膜をパタニングして前記半導体基板の所定領域を露出させるコンタクトホールを形成すると共に、層間絶縁膜パターン、食刻阻止層パターン及び第１絶縁膜パターンを形成する段階と、前段階の結果物の全面に前記コンタクトホールを埋め込む導電膜を形成する段階と、前記コンタクトホールの上部の導電膜を選択的に食刻して溝を備える導電膜パターンを形成する段階と、前記溝内に第２絶縁膜パターンを形成する段階と、前記第２絶縁膜パターンを食刻マスクとして前記導電膜パターンを所定の深さに食刻することにより、前記絶縁膜パターンの上部側壁を露出させる変形された導電膜パターンを形成する段階と、前記第２絶縁膜パターンの上部側壁にスペーサを形成する段階と、前記第２絶縁膜パターン及びスペーサを食刻マスクとして前記変形された導電膜パターンを食刻することにより、円筒状のストレージ電極を形成する段階と、前記第２絶縁膜パターン、スペーサ及び第１絶縁膜パターンを取り除く段階と、前段階の結果物上に誘電膜とプレート電極を順次に形成する段階とを含むことを特徴とする半導体装置のキャパシタ製造方法を提供する。
【００１０】
かつ、本発明は、半導体基板上に層間絶縁膜を形成する段階と、前記層間絶縁膜をパタニングして前記半導体基板の所定領域を露出させるコンタクトホールを形成すると共に、層間絶縁膜パターンを形成する段階と、前段階の結果物の全面に前記コンタクトホールを埋め込む導電膜を形成する段階と、前記コンタクトホールの上部の導電膜を選択的に食刻して溝を備える導電膜パターンを形成する段階と、前記溝内に絶縁膜パターンを形成する段階と、前記絶縁膜パターンを食刻マスクとして前記導電膜パターンを所定の深さに食刻することにより、前記絶縁膜パターンの上部側壁を露出させる変形された導電膜パターンを形成する段階と、前記絶縁膜パターンの上部側壁にスペーサを形成する段階と、前記絶縁膜パターン及びスペーサを食刻マスクとして前記変形された導電膜パターンを食刻することにより、円筒状のストレージ電極を形成する段階と、前記ストレージ電極を取り囲みながら、前記絶縁膜パターン及びスペーサを露出させる保護層を形成する段階と、前記絶縁膜パターン及びスペーサを取り除く段階と、前記保護層を取り除く段階とを含むことを特徴とする半導体装置のキャパシタ製造方法を提供する。
【００１１】
前記保護層はフォトレジスト層で形成されることが望ましい。
【００１２】
【発明の実施の形態】
以下、添付した図面に基づき本発明の実施の形態を詳しく説明する。
〔実施例１〕
図４は層間絶縁膜パターン１２０を形成する段階を説明するための図面である。具体的には、半導体基板１１０の上にＣＶＤ（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ ）方法によりＢＰＳＧ膜からなる層間絶縁膜を形成する。その後、前記層間絶縁膜をパタニングすることにより、前記半導体基板１１０の所定領域を露出させるコンタクトホール１２２を有する層間絶縁膜パターン１２０を形成する。
【００１３】
図５はストレージ電極を形成するための導電膜パターン１４０を形成する段階を説明するための図面である。具体的には、前記層間絶縁膜パターン１２０が形成された結果物の全面に前記コンタクトホール１２２を埋め込むストレージ電極用の導電膜、例えばドーピングされたポリシリコン層をＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ ＣＶＤ）方法により所定の厚さ（Ｔ）で形成する。その後、前記コンタクトホール１２２の上部の導電膜部分を露出させるフォトレジストパターン（図示せず）を形成する。引き続き、前記フォトレジストパターンを食刻マスクとして前記導電膜を前記所定の厚さ（Ｔ）より小さい所定の深さに食刻することにより、前記コンタクトホール１２２の上部に溝１４２が形成された導電膜パターン１４０を形成する。
【００１４】
図６は前記導電膜パターン１４０に形成された溝１４２内にマスク用の絶縁膜パターン１４４を形成する段階を説明するための図面である。具体的には、前記工程で用いられたフォトレジストパターンを取り除いた後、前記導電膜パターン１４０が形成された結果物の全面にＣＶＤ方法により第１絶縁物質膜を形成する。前記第１絶縁物質膜としては、酸化膜食刻液、例えばＨＦを含む食刻液に対する湿式食刻率が前記層間絶縁膜パターン１２０のものより高い物質膜、例えばＴＥＯＳ（ｔｅｔｒａ−ｅｔｈｙｌ−ｏｒｔｈｏｓｉｌｉｃａｔｅ ）酸化膜が用いられる。その後、前記第１絶縁物質膜をエッチバックして前記導電膜パターン１４０に形成された溝１４２内に埋め込まれるマスク用の絶縁膜パターン１４４を形成する。
【００１５】
図７は変形された導電膜パターン１４０ａを形成する段階を説明するための図面である。具体的には、前記マスク用の絶縁膜パターン１４４を食刻マスクとして前記導電膜パターン１４０を所定の深さに食刻することにより、前記マスク用の絶縁膜パターン１４４の上部側壁を露出させる変形された導電膜パターン１４０ａを形成する。
【００１６】
図８は前記マスク用の絶縁膜パターン１４４の露出された上部側壁にスペーサ１４６を形成する段階を説明するための図面である。具体的には、前記変形された導電膜パターン１４０ａが形成された結果物の全面に第２絶縁物質膜を形成する。前記第２絶縁物質膜としては、前記層間絶縁膜パターン１２０より食刻率が高く、前記マスク用の絶縁膜パターン１４４を構成する前記第１絶縁物質膜より乾式食刻率が高い物質を用いる。例えば、前記第２絶縁物質膜としては、ＳｉＨ４ ガスをソースガスとして用いるＰＥＣＶＤ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ ＣＶＤ ）方法により形成された酸化膜（以下、ｐ−ＳｉＨ４ 酸化膜という）が用いられる。その後、前記第２絶縁物質膜を異方性食刻することにより、前記マスク用の絶縁膜パターン１４４の上部側壁にスペーサ１４６を形成する。
【００１７】
図９は円筒状のストレージ電極１４０ｂを形成する段階を説明するための図面である。具体的には、前記マスク用の絶縁膜パターン１４４及びスペーサ１４６を食刻マスクとして前記層間絶縁膜パターン１２０が露出されるように前記変形された導電膜パターン１４０ａを食刻することにより、円筒状のストレージ電極１４０ｂを形成する。
【００１８】
図１０は前記マスク用の絶縁膜パターン１４４及びスペーサ１４６を取り除く段階を説明するための図面である。具体的には、ＨＦを含む食刻液を用いる湿式食刻により前記マスク用の絶縁膜パターン１４４及びスペーサ１４６を取り除く。この際、前記層間絶縁膜パターン１２０、マスク用の絶縁膜パターン１４４及びスペーサ１４６は相異なる食刻率を有するので（具体的には、前記定義された食刻液を用いる場合、層間絶縁膜パターン１２０を形成するＢＰＳＧ膜の食刻率は７６０Å／ｍｉｎ、マスク用の絶縁膜パターン１４４を形成するＴＥＯＳ酸化膜の食刻率は３０００Å／ｍｉｎ、スペーサ１４６を形成するｐ−ＳｉＨ４ 酸化膜の食刻率は２７００Å／ｍｉｎ）、前記ストレージ電極１４０ｂに残存するマスク用の絶縁膜パターン１４４及びスペーサ１４６が全部取り除かれる間、前記層間絶縁膜パターン１２０は比較的小さい厚さほどのみ食刻されて変形された層間絶縁膜パターン１２０ａが得られる。このように変形された層間絶縁膜パターン１２０ａを形成すると、示したようにアンダーカット領域Ｓ１が形成されるので、ストレージ電極１４０ｂの表面積が増大できる。
【００１９】
図１１はキャパシタを完成する段階を説明するための図面である。具体的には、前記ストレージ電極１４０ｂが形成された結果物の全面に誘電膜１５０を形成し、プレート電極用の導電物質層１６０を形成する。これにより、本発明の製造方法によるキャパシタが完成される。
〔実施例２〕
次に、図１２乃至図１６を参照して本発明の第２実施例によるキャパシタの製造方法を詳しく説明する。
【００２０】
図１２は層間絶縁膜２２０、食刻阻止層２２４及びアンダーカット形成用の絶縁膜２２８を形成する段階を説明するための図面である。具体的には、前記第１実施例と同様の方法で半導体基板２１０の上に層間絶縁膜２２０を形成する。次いで、前記層間絶縁膜２２０の上に食刻阻止層２２４を１００〜２００Å程度の厚さで積層する。ここで、後続く工程でストレージ電極の形成時、前記層間絶縁膜２２０の食刻を防ぐ前記食刻阻止層２２４はＳｉＮ膜またはＳｉＯＮ膜で形成されることができる。次に、前記食刻阻止層２２４の上にアンダーカット形成用の絶縁膜２２８を１０００〜２０００Å程度の厚さで積層する。ここで、前記絶縁膜２２８の形成に用いられる物質の食刻率に特に制限はなく、通常的に用いられる絶縁膜であれば、いずれも良い。例えば、前記絶縁膜２２８の形成に用いられる物質としては、シリコン窒化膜がある。
【００２１】
図１３はストレージ電極形成のための導電膜パターン２４０を形成する段階を説明するための図面である。具体的には、前記アンダーカット形成用の絶縁膜２２８、食刻阻止層２２４及び層間絶縁膜２２０をパタニングすることにより、前記半導体基板２１０の所定領域を露出させるコンタクトホールを備えるアンダーカット形成用の絶縁膜パターン２２８ａ、食刻阻止層パターン２２４ａ及び層間絶縁膜パターン２２０ａを形成する。次いで、前記図５と同様の方法で前段階の結果物上にストレージ電極用の導電膜を形成した後、フォトレジストパターン（図示せず）を用いる食刻により溝２４２が形成された導電膜パターン２４０を形成する。
【００２２】
図１４はマスク用の絶縁膜パターン２４４及び変形された導電膜パターン２４０ａを形成する段階を説明するための図面である。具体的には、図６及び図７と同様の方法で前記導電膜パターン２４０に形成された溝２４４内に第１絶縁物質膜によりマスク用の絶縁膜パターン２４４を形成し、前記マスク用の絶縁膜パターン２４４の上部側壁を露出させる変形された導電膜パターン２４０ａを形成する。ここで、前記マスク用の絶縁膜パターン２４４の形成に用いられる第１絶縁物質膜の湿式食刻率には特別な制限はなく、前記第１絶縁物質膜は前記層間絶縁膜パターン２２０ａの形成時に用いられる縁物質とは同じ食刻率を有する物質を用いて形成することができる。
【００２３】
図１５は前記マスク用の絶縁膜パターン２４４の上部側壁にスペーサ２４６を形成し、ストレージ電極２４０ｂを形成する段階を説明するための図面である。具体的には、前記図８及び図９と同様の方法で前記マスク用の絶縁膜パターン２４４の露出された側壁に第２絶縁物質膜によりスペーサ２４６を形成する。ここで、前記スペーサ２４６の形成に用いられる第２絶縁物質膜としては、前記マスク用の絶縁膜パターン２４４の形成に用いられる第１絶縁物質膜より乾式食刻率の高い絶縁物質を用いる。その後、前記マスク用の絶縁膜パターン２４４及びスペーサ２４６を食刻マスクとして前記アンダーカット形成用の絶縁膜パターン２２８ａが露出されるように前記変形された導電膜パターン２４０ａを食刻することにより、円筒状のストレージ電極２４０ｂを形成する。
【００２４】
図１６を参照すれば、ＨＦを含む食刻液を用いる湿式食刻により前記マスク用の絶縁膜パターン２２４、スペーサ２４６及びアンダーカット形成用の絶縁膜パターン２２８ａを取り除く。その結果、アンダーカット領域Ｓ２が前記ストレージ電極２４０ｂに形成される。
その後、前段階の結果物上に誘電膜を形成し、プレート電極用の導電物質層、例えば、ドーピングされたポリシリコン層を形成することによりキャパシタを完成する。
【００２５】
本実施例においては、前記層間絶縁膜パターン２２０ａの食刻率が前記マスク用の絶縁膜パターン２４４またはスペーサ２４６の湿式食刻率と同じであるとしても、湿式食刻時のストッパとして作用する食刻阻止層パターン２２４ａにより所望の食刻深さを調節することができる。かつ前記アンダーカット形成用の絶縁膜パターン２２８ａが湿式食刻により取り除かれることにより、ストレージ電極２４０ｂの下部が露出されるので、セルキャパシタンスの増加が可能である。
【００２６】
〔実施例３〕
次に、図１７乃至図１９を参照して本発明の第３実施例によるキャパシタの製造方法を詳しく説明する。
図１７は半導体基板３１０上に円筒状のストレージ電極３４０ｂと、フォトレジスト層３５０を形成する段階を説明するための図面である。具体的には、前記図４乃至図９と同様の方法で導電膜をパタニングして円筒状のストレージ電極３４０ｂを形成する。この際、前記円筒状のストレージ電極３４０ｂのパタニングのために形成されたマスク用の絶縁膜パターン３４４及びスペーサ３４６は前記第２実施例と同じ絶縁物質で形成される。
【００２７】
その後、不要な膜、すなわち前記ストレージ電極３４０ｂの上部のマスク用の絶縁膜パターン３４４及びスペーサ３４６を取り除くため、ストレージ電極３４０ｂが形成された結果物の全面にフォトレジスト層３５０を塗布する。
図１８は保護層３５０ａを形成する段階を説明するための図面である。具体的には、前記フォトレジスト層３５０をエッチバックして前記マスク用の絶縁膜パターン３４４及びスペーサ３４６を露出させるフォトレジスト残留層からなる保護層３５０ａを形成する。
【００２８】
図１９は前記マスク用の絶縁膜パターン３４４及びスペーサ３４６を取り除く段階を説明するための図面である。具体的には、湿式食刻により前記マスク用の絶縁膜パターン３４４及びスペーサ３４６を取り除く。この際、層間絶縁膜パターン３２０は前記保護層３５０ａで覆われているので、前記マスク用の絶縁膜パターン３４４及びスペーサ３４６の除去のための湿式食刻時、前記層間絶縁膜パターン３２０は食刻されない。その後、前記保護層３５０ａを取り除く。
【００２９】
次に、図示していないが、前段階の結果物上に誘電膜を形成し、プレート電極用の導電物質、例えばドーピングされたポリシリコン層を形成することにより、キャパシタを完成する。
【００３０】
【発明の効果】
上述したように、本発明によれば、箱状の下部電極を備えるキャパシタに比べてキャパシタンスの減少を防ぐのみならず、セルアレー領域と周辺回路領域との段差を減少させることができる。これにより、後続く工程、特に金属配線工程時のパターン不良及び段差塗布性を改善し得る。
【００３１】
以上、本発明の具体的な実施例を詳しく説明したが、本発明は前記実施例に限るものでなく、本発明の技術的な思想の範囲内で当分野の通常の知識を持つ者により様々な変形が可能である。
【図面の簡単な説明】
【図１】従来の技術によるキャパシタの製造方法を説明するための断面図である。
【図２】従来の技術によるキャパシタの製造方法を説明するための断面図である。
【図３】従来の技術によるキャパシタの製造方法を説明するための断面図である。
【図４】本発明の第１実施例によるキャパシタの製造方法を説明するための断面図である。
【図５】本発明の第１実施例によるキャパシタの製造方法を説明するための断面図である。
【図６】本発明の第１実施例によるキャパシタの製造方法を説明するための断面図である。
【図７】本発明の第１実施例によるキャパシタの製造方法を説明するための断面図である。
【図８】本発明の第１実施例によるキャパシタの製造方法を説明するための断面図である。
【図９】本発明の第１実施例によるキャパシタの製造方法を説明するための断面図である。
【図１０】本発明の第１実施例によるキャパシタの製造方法を説明するための断面図である。
【図１１】本発明の第１実施例によるキャパシタの製造方法を説明するための断面図である。
【図１２】本発明の第２実施例によるキャパシタの製造方法を説明するための断面図である。
【図１３】本発明の第２実施例によるキャパシタの製造方法を説明するための断面図である。
【図１４】本発明の第２実施例によるキャパシタの製造方法を説明するための断面図である。
【図１５】本発明の第２実施例によるキャパシタの製造方法を説明するための断面図である。
【図１６】本発明の第２実施例によるキャパシタの製造方法を説明するための断面図である。
【図１７】本発明の第３実施例によるキャパシタの製造方法を説明するための断面図である。
【図１８】本発明の第３実施例によるキャパシタの製造方法を説明するための断面図である。
【図１９】本発明の第３実施例によるキャパシタの製造方法を説明するための断面図である。
【符号の説明】
１１０ 半導体基板
１２０ 層間絶縁膜パターン
１２０ａ 変形された層間絶縁膜パターン
１２２ コンタクトホール
１４０ 導電膜パターン
１４０ａ 変形された導電膜パターン
１４０ｂ ストレージ電極
１４２ 溝
１４４ マスク用の絶縁膜パターン
１４６ スペーサ
１５０ 誘電膜
１６０ 導電物質層
２１０ 半導体基板
２２０ 層間絶縁膜
２２０ａ 層間絶縁膜パターン
２２４ 食刻阻止層
２２４ａ 食刻阻止層パターン
２２８ アンダーカット形成用の絶縁膜
２２８ａ アンダーカット形成用の絶縁膜パターン
２４０ 導電膜パターン
２４０ａ 変形された導電膜パターン
２４０ｂ ストレージ電極
２４２ 溝
２４４ マスク用の絶縁膜パターン
２４６ スペーサ
３１０ 半導体基板
３２０ 層間絶縁膜パターン
３４０ｂ ストレージ電極
３４４ 絶縁膜パターン
３４６ スペーサ
３５０ フォトレジスト層
３５０ａ 保護層
Ｓ１ アンダーカット領域
Ｓ２ アンダーカット領域
Claims (6)
- 半導体基板上に層間絶縁膜を形成する段階と、
前記層間絶縁膜をパタニングして前記半導体基板の所定領域を露出させるコンタクトホールを形成すると共に、層間絶縁膜パターンを形成する段階と、
前段階の結果物の全面に前記コンタクトホールを埋め込む導電膜を形成する段階と、
前記コンタクトホールの上部の導電膜を選択的に食刻して溝を備える導電膜パターンを形成する段階と、
前記溝内に絶縁膜パターンを形成する段階と、
前記絶縁膜パターンを食刻マスクとして前記導電膜パターンを所定の深さに食刻することにより、前記絶縁膜パターンの上部側壁を露出させる変形された導電膜パターンを形成する段階と、
前記絶縁膜パターンの上部側壁にスペーサを形成する段階と、
前記絶縁膜パターン及びスペーサを食刻マスクとして前記変形された導電膜パターンを食刻することにより、円筒状のストレージ電極を形成する段階と、
前記絶縁膜パターン及びスペーサを湿式食刻工程で取り除く段階と、
前段階の結果物上に誘電膜とプレート電極を順次に形成する段階とを含むことを特徴とする半導体装置のキャパシタ製造方法。 - 前記層間絶縁膜パターンがＢＰＳＧ膜で形成され、前記絶縁膜パターンがＴＥＯＳ酸化膜で形成され、前記スペーサはＳｉＨ４ ガスをソースガスとしてＰＥＣＶＤ方法により形成される酸化膜で形成されることを特徴とする請求項１に記載の半導体装置のキャパシタ製造方法。
- 半導体基板上に層間絶縁膜、食刻阻止層及びアンダーカット形成用の絶縁膜を順次に形成する段階と、
前記アンダーカット形成用の絶縁膜、食刻阻止層及び層間絶縁膜をパタニングして前記半導体基板の所定領域を露出させるコンタクトホールを形成すると共に、層間絶縁膜パターン、食刻阻止層パターン及び第１絶縁膜パターンを形成する段階と、
前段階の結果物の全面に前記コンタクトホールを埋め込む導電膜を形成する段階と、
前記コンタクトホールの上部の導電膜を選択的に食刻して溝を備える導電膜パターンを形成する段階と、
前記溝内に第２絶縁膜パターンを形成する段階と、
前記第２絶縁膜パターンを食刻マスクとして前記導電膜パターンを所定の深さに食刻することにより、前記絶縁膜パターンの上部側壁を露出させる変形された導電膜パターンを形成する段階と、
前記第２絶縁膜パターンの上部側壁にスペーサを形成する段階と、
前記第２絶縁膜パターン及びスペーサを食刻マスクとして前記変形された導電膜パターンを食刻することにより、円筒状のストレージ電極を形成する段階と、前記第２絶縁膜パターン、スペーサ及び第１絶縁膜パターンを取り除く段階と、
前段階の結果物上に誘電膜とプレート電極を順次に形成する段階とを含むことを特徴とする半導体装置のキャパシタ製造方法。 - 前記食刻阻止層パターンは、シリコン−窒素の膜またはシリコン−酸素−窒素の膜で形成されることを特徴とする請求項３に記載の半導体装置のキャパシタ製造方法。
- 半導体基板上に層間絶縁膜を形成する段階と、
前記層間絶縁膜をパタニングして前記半導体基板の所定領域を露出させるコンタクトホールを形成すると共に、層間絶縁膜パターンを形成する段階と、
前段階の結果物の全面に前記コンタクトホールを埋め込む導電膜を形成する段階と、
前記コンタクトホールの上部の導電膜を選択的に食刻して溝を備える導電膜パターンを形成する段階と、
前記溝内に絶縁膜パターンを形成する段階と、
前記絶縁膜パターンを食刻マスクとして前記導電膜パターンを所定の深さに食刻することにより、前記絶縁膜パターンの上部側壁を露出させる変形された導電膜パターンを形成する段階と、
前記絶縁膜パターンの上部側壁にスペーサを形成する段階と、
前記絶縁膜パターン及びスペーサを食刻マスクとして前記変形された導電膜パターンを食刻することにより、円筒状のストレージ電極を形成する段階と、
前記ストレージ電極を取り囲みながら、前記絶縁膜パターン及びスペーサを露出させる保護層を形成する段階と、
前記絶縁膜パターン及びスペーサを取り除く段階と、
前記保護層を取り除く段階とを含むことを特徴とする半導体装置のキャパシタ製造方法。 - 前記保護層はフォトレジスト層で形成されることを特徴とする請求項５に記載の半導体装置のキャパシタ製造方法。
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