JP2001077325A - 写真工程の解像度を越えるトレンチを絶縁膜の内に形成する方法 - Google Patents
写真工程の解像度を越えるトレンチを絶縁膜の内に形成する方法Info
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Abstract
(57)【要約】
【課題】 写真工程の解像度を越える最小線幅を有する
トレンチを絶縁膜の内に形成する方法を提供する。 【解決手段】 半導体トポロジーを支度する段階と、半
導体トポロジーの上に絶縁膜を蒸着する段階と、絶縁膜
の上に平行な第１ラインパターンを形成する段階と、第
１ラインパターンの上に第１ラインパターンと交差する
多数の平行な第２ラインパターンを形成して第１ライン
パターンと第２ラインパターンがトレンチエッチングマ
スクパターンを定義するようにする段階、及びトレンチ
エッチングマスクパターンを使用して絶縁膜をエッチン
グして半導体トポロジーに至る多数のトレンチを形成す
る段階とを含むことを特徴とする。
トレンチを絶縁膜の内に形成する方法を提供する。 【解決手段】 半導体トポロジーを支度する段階と、半
導体トポロジーの上に絶縁膜を蒸着する段階と、絶縁膜
の上に平行な第１ラインパターンを形成する段階と、第
１ラインパターンの上に第１ラインパターンと交差する
多数の平行な第２ラインパターンを形成して第１ライン
パターンと第２ラインパターンがトレンチエッチングマ
スクパターンを定義するようにする段階、及びトレンチ
エッチングマスクパターンを使用して絶縁膜をエッチン
グして半導体トポロジーに至る多数のトレンチを形成す
る段階とを含むことを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は絶縁膜の内にトレン
チを形成する方法に関するものであり、より具体的には
二段階の写真工程を通じてトレンチマスクパターンを形
成することで均一な大きさを有するトレンチを絶縁膜の
内に形成する方法に関するものである。このような本発
明は特に半導体記憶素子の形成、例えばダイナミックラ
ンダムアクセスメモリ（ＤＲＡＭ）装置形成工程のシリ
ンダーキャパシタを形成するためのトレンチを形成する
ことに使用される。
チを形成する方法に関するものであり、より具体的には
二段階の写真工程を通じてトレンチマスクパターンを形
成することで均一な大きさを有するトレンチを絶縁膜の
内に形成する方法に関するものである。このような本発
明は特に半導体記憶素子の形成、例えばダイナミックラ
ンダムアクセスメモリ（ＤＲＡＭ）装置形成工程のシリ
ンダーキャパシタを形成するためのトレンチを形成する
ことに使用される。
【０００２】
【従来の技術】最近半導体製造技術の発達で半導体装置
が縮小化されるに従って半導体素子が占める有効ウェー
ハ面積が減られている。高集積ダイナミックランダムア
クセスメモリ(Dynamic Random Access Memory:ＤＲＡ
Ｍ、以下“ＤＲＡＭ”という）の場合、例えば、記憶素
子のストレージノードに許容される面積はとても小さ
い。しかしこのような有効面積の縮小にもかかわらず、
ストレージノードはデザインルールと信頼性がある記憶
素子の動作のために必要な動作的な変数（operational
parameter）によって決定される最少電荷貯蔵容量（cha
rge storage capacity:最少静電容量）を必要とする。
従って、ウェーハ単位面積当高い静電容量を有するキャ
パシタを製造することが記憶素子製造においてとても大
事な問題ということができる。
が縮小化されるに従って半導体素子が占める有効ウェー
ハ面積が減られている。高集積ダイナミックランダムア
クセスメモリ(Dynamic Random Access Memory:ＤＲＡ
Ｍ、以下“ＤＲＡＭ”という）の場合、例えば、記憶素
子のストレージノードに許容される面積はとても小さ
い。しかしこのような有効面積の縮小にもかかわらず、
ストレージノードはデザインルールと信頼性がある記憶
素子の動作のために必要な動作的な変数（operational
parameter）によって決定される最少電荷貯蔵容量（cha
rge storage capacity:最少静電容量）を必要とする。
従って、ウェーハ単位面積当高い静電容量を有するキャ
パシタを製造することが記憶素子製造においてとても大
事な問題ということができる。
【０００３】ＤＲＡＭの場合、キャパシタに貯蔵された
電荷は絶えずに失われていく。従って、読ませられる水
準の電荷をキャパシタの内に維持するためには周期的な
リフレッシュ動作の頻度はキャパシタの静電容量と反比
例する、このようなリフレッシュ(refresh)動作を必要
にする。周知のように、リフレッシュ動作の中に読み及
び書き動作が不可能である。結局、最近の高集積速い動
作速度を指向する半導体記憶素子分野の傾向に歩調を合
わせるためには、狭いウェーハ面積に高い静電容量を有
するＤＲＡＭ装置が切実に要求される。これのためにい
ろいろな技術が最近開発されている。
電荷は絶えずに失われていく。従って、読ませられる水
準の電荷をキャパシタの内に維持するためには周期的な
リフレッシュ動作の頻度はキャパシタの静電容量と反比
例する、このようなリフレッシュ(refresh)動作を必要
にする。周知のように、リフレッシュ動作の中に読み及
び書き動作が不可能である。結局、最近の高集積速い動
作速度を指向する半導体記憶素子分野の傾向に歩調を合
わせるためには、狭いウェーハ面積に高い静電容量を有
するＤＲＡＭ装置が切実に要求される。これのためにい
ろいろな技術が最近開発されている。
【０００４】通常的にキャパシタにおいて、電極間誘電
物質がキャパシタの電極又はプレートになる二つの導電
膜の間に形成される、キャパシタに貯蔵される電荷の量
は静電容量に比例する。静電容量（Ｃ）は次のような数
式によって定める。Ｃ＝ε0×ε×Ａ／Ｄ。ここでεは
キャパシタ誘電膜の誘電定数であり、ε0は真空誘電率
（vaccum permittivity)であり、Ａは電極表面積であ
り、Ｄは電極間の間隔を示す。
物質がキャパシタの電極又はプレートになる二つの導電
膜の間に形成される、キャパシタに貯蔵される電荷の量
は静電容量に比例する。静電容量（Ｃ）は次のような数
式によって定める。Ｃ＝ε0×ε×Ａ／Ｄ。ここでεは
キャパシタ誘電膜の誘電定数であり、ε0は真空誘電率
（vaccum permittivity)であり、Ａは電極表面積であ
り、Ｄは電極間の間隔を示す。
【０００５】従ってキャパシタの静電容量を増加させる
ためにはまず誘電率が大きな高誘電膜をキャパシタ誘電
膜に使用することができる。しかし、このような高誘電
膜の形成はその形成過程及び信頼性において問題点を有
している。
ためにはまず誘電率が大きな高誘電膜をキャパシタ誘電
膜に使用することができる。しかし、このような高誘電
膜の形成はその形成過程及び信頼性において問題点を有
している。
【０００６】他の方法にスタック型キャパシタのように
キャパシタを三次元的に形成することで表面積を増加さ
せる方法がある。そのようなスタック型キャパシタとし
て例えば二重スタック型、ピンスタック型、シリンダー
型、広がったスタック型（spread-stacked）そしてボッ
クス型構造を有するキャパシタがある。
キャパシタを三次元的に形成することで表面積を増加さ
せる方法がある。そのようなスタック型キャパシタとし
て例えば二重スタック型、ピンスタック型、シリンダー
型、広がったスタック型（spread-stacked）そしてボッ
クス型構造を有するキャパシタがある。
【０００７】周知のように、外部及び内部表面積が有効
なキャパシタ面積に使用されるので、シリンダー型キャ
パシタが三次元スタック型キャパシタに一番適合な形態
ということができる。
なキャパシタ面積に使用されるので、シリンダー型キャ
パシタが三次元スタック型キャパシタに一番適合な形態
ということができる。
【０００８】米国特許第５，３６２，６６６号と第５，
７２８，６１８号と第５，７５３，５４７号明細書等は
一つのコンタクト型トレンチエッチングマスクパターン
を使用してシリンダー型キャパシタを形成する方法を開
示している。このようなキャパシタは通常的に次のよう
な方法に形成される。厚い犠牲酸化膜が蒸着され、トレ
ンチエッチングマスクパターンを利用して犠牲酸化膜が
エッチングされトレンチが形成され、トレンチを満たす
ように薄い導電膜が蒸着され、セル単位ストレージノー
ドの分離のための平坦化工程が実行されストレージノー
ドが完成される。しかし、ＤＲＡＭセルが０．２４ミク
ロン以下の最小線幅に縮小されるにつれて、現在使用さ
れている写真工程にはこのようなＤＲＡＭセルの縮小化
に歩調を合わせることができない。かつ、このような写
真工程によって形成されるフォトレジストパターンはそ
のコーナー部分で円形をすることになって、トレンチが
形成される領域の大きさを減少させる。これはストレー
ジノード表面積を減少させる結果を招来する。かつ、犠
牲酸化膜のエッチングが不十分のため、ストレージノー
ド接触窓連結不良が発生し、均一なトレンチを形成し難
しくなる。
７２８，６１８号と第５，７５３，５４７号明細書等は
一つのコンタクト型トレンチエッチングマスクパターン
を使用してシリンダー型キャパシタを形成する方法を開
示している。このようなキャパシタは通常的に次のよう
な方法に形成される。厚い犠牲酸化膜が蒸着され、トレ
ンチエッチングマスクパターンを利用して犠牲酸化膜が
エッチングされトレンチが形成され、トレンチを満たす
ように薄い導電膜が蒸着され、セル単位ストレージノー
ドの分離のための平坦化工程が実行されストレージノー
ドが完成される。しかし、ＤＲＡＭセルが０．２４ミク
ロン以下の最小線幅に縮小されるにつれて、現在使用さ
れている写真工程にはこのようなＤＲＡＭセルの縮小化
に歩調を合わせることができない。かつ、このような写
真工程によって形成されるフォトレジストパターンはそ
のコーナー部分で円形をすることになって、トレンチが
形成される領域の大きさを減少させる。これはストレー
ジノード表面積を減少させる結果を招来する。かつ、犠
牲酸化膜のエッチングが不十分のため、ストレージノー
ド接触窓連結不良が発生し、均一なトレンチを形成し難
しくなる。
【０００９】従って、信頼性がある均一なトレンチ形成
だけではなく、デザインルールを越えるトレンチを形成
する方法が高集積化趨勢にあるＤＲＡＭ製造工程におい
て必需的な解決課題に残っている。
だけではなく、デザインルールを越えるトレンチを形成
する方法が高集積化趨勢にあるＤＲＡＭ製造工程におい
て必需的な解決課題に残っている。
【００１０】
【発明が解決しようとする課題】本発明の目的は、上述
した諸般問題点を解決するために提案されたもので、絶
縁膜の内に写真工程の解像度を越える即ちデザインルー
ルを越えるトレンチを形成する方法を提供することであ
る。
した諸般問題点を解決するために提案されたもので、絶
縁膜の内に写真工程の解像度を越える即ちデザインルー
ルを越えるトレンチを形成する方法を提供することであ
る。
【００１１】本発明の他の目的は、デザインルールを越
えるシリンダー型キャパシタをトレンチの内に形成する
方法を提供することである。
えるシリンダー型キャパシタをトレンチの内に形成する
方法を提供することである。
【００１２】
【課題を解決するための手段】上述した目的を達成する
ための本発明の一特徴によると、絶縁膜の内にトレンチ
を形成する方法は、半導体トポロジーを支度する段階
と、半導体トポロジーの上に絶縁膜を蒸着する段階と、
絶縁膜の上に多数の平行な第１ラインパターンを形成す
る段階と、第１ラインパターンの上に第１ラインパター
ンと交差するように多数の平行な第２ラインパターンを
形成する段階と、交差する第１及び第２ラインパターン
はトレンチエッチングマスクパターンを定義し、トレン
チエッチングマスクパターンを使用して絶縁膜をエッチ
ングして半導体トポロジーに至る多数のトレンチを形成
する段階を含む。
ための本発明の一特徴によると、絶縁膜の内にトレンチ
を形成する方法は、半導体トポロジーを支度する段階
と、半導体トポロジーの上に絶縁膜を蒸着する段階と、
絶縁膜の上に多数の平行な第１ラインパターンを形成す
る段階と、第１ラインパターンの上に第１ラインパター
ンと交差するように多数の平行な第２ラインパターンを
形成する段階と、交差する第１及び第２ラインパターン
はトレンチエッチングマスクパターンを定義し、トレン
チエッチングマスクパターンを使用して絶縁膜をエッチ
ングして半導体トポロジーに至る多数のトレンチを形成
する段階を含む。
【００１３】本発明の好適な実施形態によると、第１及
び第２ラインパターンは各々絶縁膜とエッチング選択比
を有する物質、例えば、絶縁膜が酸化膜である場合、ポ
リシリコン、アルミナ（Ａｌ2Ｏ3）又は窒化膜に形成さ
れることを特徴とする。
び第２ラインパターンは各々絶縁膜とエッチング選択比
を有する物質、例えば、絶縁膜が酸化膜である場合、ポ
リシリコン、アルミナ（Ａｌ2Ｏ3）又は窒化膜に形成さ
れることを特徴とする。
【００１４】本発明の好適な実施形態によると、トレン
チマスクによって定義されるトレンチ形成領域の面積を
増加させるために、トレンチマスクを湿式エッチング溶
液にエッチングする段階をさらに含むことを特徴とす
る。
チマスクによって定義されるトレンチ形成領域の面積を
増加させるために、トレンチマスクを湿式エッチング溶
液にエッチングする段階をさらに含むことを特徴とす
る。
【００１５】本発明の好適な実施形態によると、トレン
チマスクを酸化させその結果形成される酸化膜を除去し
てトレンチ形成領域の面積を増加させる段階をさらに含
むことができる。
チマスクを酸化させその結果形成される酸化膜を除去し
てトレンチ形成領域の面積を増加させる段階をさらに含
むことができる。
【００１６】上述した目的を達成するための本発明の他
の特徴によると、絶縁膜の内にトレンチを形成する方法
は、半導体基板の上にトランジスターを形成する段階
と、トランジスターの両側半導体基板の上にランディン
グパッドを形成する段階と、トランジスター、ランディ
ングパッドを含んで半導体基板の上に第１絶縁膜を形成
する段階と、第１絶縁膜を突き抜きランディングパッド
に電気的に連結されるコンタクトプラグを形成する段階
と、コンタクトプラグを含んで第１絶縁膜の上に第２絶
縁膜を形成する段階と、第２絶縁膜の上に多数の平行な
第１ラインパターンを形成する段階と、第１ラインパタ
ーンの上に第１ラインパターンと交差するように多数の
平行な第２ラインパターンを形成する段階と、交差する
第１及び第２ラインパターンはトレンチエッチングマス
クパターンを定義し、トレンチエッチングマスクパター
ンを使用して第２絶縁膜をエッチングしてコンタクトプ
ラグに至るトレンチを形成する段階と、トレンチ底及び
両側壁の上にそして第２絶縁膜の上に導電物質を形成す
る段階と、トレンチ余り部分を完全に満たすように第３
絶縁膜を導電物質膜の上に形成する段階と、第２絶縁膜
の上部が露出される時まで第３絶縁膜及び導電物質膜を
平坦化する段階と、そしてトレンチ内部に残っている第
３絶縁膜及びトレンチを包む第２絶縁膜を除去してスト
レージノードを形成する段階を含む。
の特徴によると、絶縁膜の内にトレンチを形成する方法
は、半導体基板の上にトランジスターを形成する段階
と、トランジスターの両側半導体基板の上にランディン
グパッドを形成する段階と、トランジスター、ランディ
ングパッドを含んで半導体基板の上に第１絶縁膜を形成
する段階と、第１絶縁膜を突き抜きランディングパッド
に電気的に連結されるコンタクトプラグを形成する段階
と、コンタクトプラグを含んで第１絶縁膜の上に第２絶
縁膜を形成する段階と、第２絶縁膜の上に多数の平行な
第１ラインパターンを形成する段階と、第１ラインパタ
ーンの上に第１ラインパターンと交差するように多数の
平行な第２ラインパターンを形成する段階と、交差する
第１及び第２ラインパターンはトレンチエッチングマス
クパターンを定義し、トレンチエッチングマスクパター
ンを使用して第２絶縁膜をエッチングしてコンタクトプ
ラグに至るトレンチを形成する段階と、トレンチ底及び
両側壁の上にそして第２絶縁膜の上に導電物質を形成す
る段階と、トレンチ余り部分を完全に満たすように第３
絶縁膜を導電物質膜の上に形成する段階と、第２絶縁膜
の上部が露出される時まで第３絶縁膜及び導電物質膜を
平坦化する段階と、そしてトレンチ内部に残っている第
３絶縁膜及びトレンチを包む第２絶縁膜を除去してスト
レージノードを形成する段階を含む。
【００１７】本発明の好適な実施形態において、第１及
び第２ラインパターンは各々、ポリシリコン、アルミナ
（Ａｌ2Ｏ3）そして窒化膜のいずれか一つに形成される
ことを特徴とする。
び第２ラインパターンは各々、ポリシリコン、アルミナ
（Ａｌ2Ｏ3）そして窒化膜のいずれか一つに形成される
ことを特徴とする。
【００１８】本発明の好適な実施形態において、トレン
チマスクによって定義されたトレンチ形成領域を拡張す
る段階をさらに含むことを特徴とする。この時、トレン
チ形成領域を拡張する段階は、湿式エッチング溶液を使
用してトレンチマスクをエッチングすることを含むこと
を特徴とする。かつ、トレンチ形成領域を拡張する段階
は、トレンチマスクを酸化して酸化膜を形成する段階と
酸化膜をエッチングする段階をさらに含むことを特徴と
する。この時、第１及び第２ラインパターンは各々０．
１又は０．１５ミクロン範囲の最小線幅を有し、エッチ
ングされたトレンチマスクは０．０５又は０．１０ミク
ロン範囲の最小線幅を有することを特徴とする。
チマスクによって定義されたトレンチ形成領域を拡張す
る段階をさらに含むことを特徴とする。この時、トレン
チ形成領域を拡張する段階は、湿式エッチング溶液を使
用してトレンチマスクをエッチングすることを含むこと
を特徴とする。かつ、トレンチ形成領域を拡張する段階
は、トレンチマスクを酸化して酸化膜を形成する段階と
酸化膜をエッチングする段階をさらに含むことを特徴と
する。この時、第１及び第２ラインパターンは各々０．
１又は０．１５ミクロン範囲の最小線幅を有し、エッチ
ングされたトレンチマスクは０．０５又は０．１０ミク
ロン範囲の最小線幅を有することを特徴とする。
【００１９】図２及び図１５を参照すると、本発明によ
るトレンチエッチングマスクパターンは、相互交差する
第１及び第２ラインパターンに構成され、パターンは二
度の写真工程に形成される。まず、横又は縦の方向の第
１パターン２１０’が形成され、それからその上部に縦
又は横の方向の第２パターン２１２’が形成される。こ
うにして形成されたマスクパターン２１４’を利用して
その下部に存在する絶縁膜をエッチングするとトレンチ
エッチングマスクパターンと同一な模様を有するコーナ
ー部分が実質的に直角を成す均一なトレンチが形成され
る。
るトレンチエッチングマスクパターンは、相互交差する
第１及び第２ラインパターンに構成され、パターンは二
度の写真工程に形成される。まず、横又は縦の方向の第
１パターン２１０’が形成され、それからその上部に縦
又は横の方向の第２パターン２１２’が形成される。こ
うにして形成されたマスクパターン２１４’を利用して
その下部に存在する絶縁膜をエッチングするとトレンチ
エッチングマスクパターンと同一な模様を有するコーナ
ー部分が実質的に直角を成す均一なトレンチが形成され
る。
【００２０】かつトレンチマスク２１４’を湿式エッチ
ング溶液を使用してエッチングすることで、トレンチ形
成領域の面積が増加された写真工程の解像度を越えるト
レンチマスク２１４を得ることができる。従って、形成
されるトレンチはその大きさが増加され、これはキャパ
シタの表面積の増加に繋がる。
ング溶液を使用してエッチングすることで、トレンチ形
成領域の面積が増加された写真工程の解像度を越えるト
レンチマスク２１４を得ることができる。従って、形成
されるトレンチはその大きさが増加され、これはキャパ
シタの表面積の増加に繋がる。
【００２１】本発明は良好なプロファイルを有するトレ
ンチを絶縁膜の内に形成する方法に関するものであり、
写真工程の解像度を越えるトレンチを形成する方法に関
するものである。このようなトレンチ形成工程は、シリ
ンダー型キャパシタ工程は勿論であり、ランディングパ
ッド工程及び金属コンタクト工程にも適用されることが
できる。
ンチを絶縁膜の内に形成する方法に関するものであり、
写真工程の解像度を越えるトレンチを形成する方法に関
するものである。このようなトレンチ形成工程は、シリ
ンダー型キャパシタ工程は勿論であり、ランディングパ
ッド工程及び金属コンタクト工程にも適用されることが
できる。
【００２２】本発明によるトレンチは相互直交する二つ
のラインパターンに構成されたトレンチエッチングマス
クパターンを使用してその下部にある絶縁膜をエッチン
グすることで形成される。まず、第１写真工程を通じて
横又は縦の方向の第１ラインパターンが絶縁膜の上部に
絶縁膜とエッチング選択比を有する物質に形成される。
次に、第２写真工程を通じて、第１ラインパターン及び
絶縁膜の上に第１ラインパターンと直交するように第２
ラインパターンが形成される。このような直交する第１
及び第２ラインパターンがトレンチエッチングマスクパ
ターンを定義する。
のラインパターンに構成されたトレンチエッチングマス
クパターンを使用してその下部にある絶縁膜をエッチン
グすることで形成される。まず、第１写真工程を通じて
横又は縦の方向の第１ラインパターンが絶縁膜の上部に
絶縁膜とエッチング選択比を有する物質に形成される。
次に、第２写真工程を通じて、第１ラインパターン及び
絶縁膜の上に第１ラインパターンと直交するように第２
ラインパターンが形成される。このような直交する第１
及び第２ラインパターンがトレンチエッチングマスクパ
ターンを定義する。
【００２３】マスクパターンを使用して絶縁膜がエッチ
ングされ良好なプロファイルを有するトレンチが絶縁膜
の内に形成される。それからトレンチ内部に導電物質が
蒸着される。例えば、ランディングパッド工程及び金属
コンタクト工程の場合トレンチは導電物質に完全に満た
される。一方、シリンダー型キャパシタ工程の場合、導
電物質が部分的に満たされる。
ングされ良好なプロファイルを有するトレンチが絶縁膜
の内に形成される。それからトレンチ内部に導電物質が
蒸着される。例えば、ランディングパッド工程及び金属
コンタクト工程の場合トレンチは導電物質に完全に満た
される。一方、シリンダー型キャパシタ工程の場合、導
電物質が部分的に満たされる。
【００２４】かつ本発明に従うと、写真工程の解像度を
越えるラインパターンが形成される。即ち、ラインパタ
ーンが湿式エッチング溶液によってエッチングされパタ
ーン最小線幅が減少される。従って、形成されるトレン
チは隣接なトレンチとの距離は減少される反面、トレン
チ形成領域を定義する領域は増加されて高集積化におい
て有利する。シリンダー型キャパシタの場合、形成され
るキャパシタはその表面積がより増加することになる。
越えるラインパターンが形成される。即ち、ラインパタ
ーンが湿式エッチング溶液によってエッチングされパタ
ーン最小線幅が減少される。従って、形成されるトレン
チは隣接なトレンチとの距離は減少される反面、トレン
チ形成領域を定義する領域は増加されて高集積化におい
て有利する。シリンダー型キャパシタの場合、形成され
るキャパシタはその表面積がより増加することになる。
【００２５】
【発明の実施の形態】以下では添付される図面を参照し
てシリンダー型キャパシタ形成方法を上述する。添付さ
れた図面で形成される膜質及び領域は説明の明確化のた
めに若干誇張されることにその厚さが図示されている。
半導体製造工程で広く知られた技術、例えば、写真工程
及び物理化学的研磨工程等は、具体的な説明を省略す
る。
てシリンダー型キャパシタ形成方法を上述する。添付さ
れた図面で形成される膜質及び領域は説明の明確化のた
めに若干誇張されることにその厚さが図示されている。
半導体製造工程で広く知られた技術、例えば、写真工程
及び物理化学的研磨工程等は、具体的な説明を省略す
る。
【００２６】以下で０．１ミクロン或いは０．１５ミク
ロンの最小線幅のデザインルールを有する半導体製造工
程を一例として説明する。図１は本発明によるゲートラ
イン、ビットラインそして活性領域等が形成された半導
体基板の平面図を概略的に図示している。図１におい
て、導電膜の間に形成されるいろいろの絶縁膜は図の簡
略化のために図示を省略した。図１に示されたように、
活性領域１０４が一定したパターンに定義されている。
活性領域は最小線幅が０．１ミクロンである場合約０．
１ミクロンｘ０．５ミクロンの大きさを有するように形
成され、最小線幅が０．１３である場合活性領域は約
０．１３ミクロンｘ０．６５ミクロンの大きさを有する
ように形成される。ストレージノードコンタクトパッド
１１４ａは活性領域１０４の両端に形成されてあり、ビ
ットラインコンタクトパッド１１４ｂは活性領域の中間
部位に形成され非活性領域に拡張され形成されている。
ゲートライン１０６は活性領域１０４を横切って形成さ
れ、ビットライン１１８はゲートライン１０６を直交す
るように形成され、ビットラインコンタクトを通じてビ
ットラインコンタクトパッド１１４ｂに電気的に連結さ
れている。
ロンの最小線幅のデザインルールを有する半導体製造工
程を一例として説明する。図１は本発明によるゲートラ
イン、ビットラインそして活性領域等が形成された半導
体基板の平面図を概略的に図示している。図１におい
て、導電膜の間に形成されるいろいろの絶縁膜は図の簡
略化のために図示を省略した。図１に示されたように、
活性領域１０４が一定したパターンに定義されている。
活性領域は最小線幅が０．１ミクロンである場合約０．
１ミクロンｘ０．５ミクロンの大きさを有するように形
成され、最小線幅が０．１３である場合活性領域は約
０．１３ミクロンｘ０．６５ミクロンの大きさを有する
ように形成される。ストレージノードコンタクトパッド
１１４ａは活性領域１０４の両端に形成されてあり、ビ
ットラインコンタクトパッド１１４ｂは活性領域の中間
部位に形成され非活性領域に拡張され形成されている。
ゲートライン１０６は活性領域１０４を横切って形成さ
れ、ビットライン１１８はゲートライン１０６を直交す
るように形成され、ビットラインコンタクトを通じてビ
ットラインコンタクトパッド１１４ｂに電気的に連結さ
れている。
【００２７】図２は本発明に従うトレンチエッチングマ
スクパターン２１４の平面図を概略的に図示している。
トレンチエッチングマスクパターン２１４は直交する二
つのラインパターン、即ち下部の横方向の第１ラインパ
ターン２１０とその上部に形成された縦方向の第２ライ
ンパターン２１２になる。
スクパターン２１４の平面図を概略的に図示している。
トレンチエッチングマスクパターン２１４は直交する二
つのラインパターン、即ち下部の横方向の第１ラインパ
ターン２１０とその上部に形成された縦方向の第２ライ
ンパターン２１２になる。
【００２８】トレンチエッチングマスクパターン２１４
は、最小線幅０．１ミクロン又は０．１３ミクロン範囲
のデザインルールにおいて、約０．０５ミクロンの最小
線幅を有するように形成することができる。即ち、写真
工程に形成される第１及び第２ラインパターン（２１
０’及び２１２’）が、湿式エッチング等によってエッ
チングされその最小線幅の大きさが減少される（参照番
号２１０及び２１２参照）。写真工程の解像度（最小線
幅０．１或いは０．１５ミクロン）を越える線幅（０．
０５ミクロン或いは０．１ミクロン）を有するパターン
の形成が可能である。かつ、第１及び第２ラインパター
ン（２１０’及び２１２’）が酸化され酸化膜が形成さ
れた後、形成された酸化膜を除去して、その最小線幅の
大きさを減少させることができる（参照番号２１０及び
２１２参照）。
は、最小線幅０．１ミクロン又は０．１３ミクロン範囲
のデザインルールにおいて、約０．０５ミクロンの最小
線幅を有するように形成することができる。即ち、写真
工程に形成される第１及び第２ラインパターン（２１
０’及び２１２’）が、湿式エッチング等によってエッ
チングされその最小線幅の大きさが減少される（参照番
号２１０及び２１２参照）。写真工程の解像度（最小線
幅０．１或いは０．１５ミクロン）を越える線幅（０．
０５ミクロン或いは０．１ミクロン）を有するパターン
の形成が可能である。かつ、第１及び第２ラインパター
ン（２１０’及び２１２’）が酸化され酸化膜が形成さ
れた後、形成された酸化膜を除去して、その最小線幅の
大きさを減少させることができる（参照番号２１０及び
２１２参照）。
【００２９】この時、トレンチエッチングマスクパター
ン２１４によって定義されるトレンチ形成領域２１６の
大きさは、最小線幅０．１ミクロンのデザインルールで
ある場合、約０．１５ミクロンｘ０．２５ミクロンであ
り、最小線幅０．１３ミクロンのデザインルールである
場合、約０．２１ミクロンｘ０．３４ミクロンの大きさ
を有する。
ン２１４によって定義されるトレンチ形成領域２１６の
大きさは、最小線幅０．１ミクロンのデザインルールで
ある場合、約０．１５ミクロンｘ０．２５ミクロンであ
り、最小線幅０．１３ミクロンのデザインルールである
場合、約０．２１ミクロンｘ０．３４ミクロンの大きさ
を有する。
【００３０】図３から図８は図１のＡ−Ａライン（ゲー
トライン方向）を沿って切り取った断面図として、本発
明に従うトレンチ形成方法を利用したシリンダー型キャ
パシタ製造方法を順次に示しており、図９から図１４は
図１Ｂ−Ｂライン（ビットライン方向）を沿って切り取
った断面図である。本発明に対し、より理解しやすくす
るためにゲートライン方向の断面図とビットライン方向
の断面図を同時に参照して説明する。
トライン方向）を沿って切り取った断面図として、本発
明に従うトレンチ形成方法を利用したシリンダー型キャ
パシタ製造方法を順次に示しており、図９から図１４は
図１Ｂ−Ｂライン（ビットライン方向）を沿って切り取
った断面図である。本発明に対し、より理解しやすくす
るためにゲートライン方向の断面図とビットライン方向
の断面図を同時に参照して説明する。
【００３１】図３及び図９はそれぞれ本発明に従ういろ
いろの工程が実行された半導体基板の断面を示してい
る。具体的に見ると、まず半導体基板１００が、正しく
にはシリコン基板が支度される。このような半導体基板
の支度はこの分野で通常的に広く知られているので詳細
な説明は省略する。半導体基板１００に活性領域１０４
と非活性領域１０２を定義するための素子分離工程が実
行される。素子分離工程に浅い素子隔離（ＳＴＩ）、局
部的シリコン酸化（ＬＯＣＯＳ）等があり、本実施形態
では浅い素子隔離を利用した。素子分離工程に形成され
る活性領域の大きさはデザインルールによって違い、例
えば、最小線幅０．１ミクロンのデザインルールである
場合活性領域は約０．１ミクロンｘ０．５ミクロンの大
きさを有し、最小線幅０．１３ミクロンのデザインルー
ルである場合活性領域は約０．１３ミクロンｘ０．６５
ミクロンの大きさを有する。
いろの工程が実行された半導体基板の断面を示してい
る。具体的に見ると、まず半導体基板１００が、正しく
にはシリコン基板が支度される。このような半導体基板
の支度はこの分野で通常的に広く知られているので詳細
な説明は省略する。半導体基板１００に活性領域１０４
と非活性領域１０２を定義するための素子分離工程が実
行される。素子分離工程に浅い素子隔離（ＳＴＩ）、局
部的シリコン酸化（ＬＯＣＯＳ）等があり、本実施形態
では浅い素子隔離を利用した。素子分離工程に形成され
る活性領域の大きさはデザインルールによって違い、例
えば、最小線幅０．１ミクロンのデザインルールである
場合活性領域は約０．１ミクロンｘ０．５ミクロンの大
きさを有し、最小線幅０．１３ミクロンのデザインルー
ルである場合活性領域は約０．１３ミクロンｘ０．６５
ミクロンの大きさを有する。
【００３２】本発明で利用された浅いトレンチ隔離工程
を簡単に見ると、エッチングマスクを使用して半導体基
板１００の所定部位（非活性領域）がエッチングされ約
２，０００或いは２，５００オングストロームの深さを
有するＳＴＩトレンチが形成される。半導体基板１００
のエッチングはＣｌ2、ＨＢｒそしてＣＦ4ガスを使用す
る。熱的酸化工程が実行されＳＴＩトレンチ内壁に酸化
膜が成長し、浅い窒化膜が熱酸化膜の上に形成される。
それから非活性領域を定義するための絶縁物質、例え
ば、高密度プラズマ酸化膜がＳＴＩトレンチを完全に満
たす。平坦化工程が実行されマスクが除去され素子分離
工程が完成される。
を簡単に見ると、エッチングマスクを使用して半導体基
板１００の所定部位（非活性領域）がエッチングされ約
２，０００或いは２，５００オングストロームの深さを
有するＳＴＩトレンチが形成される。半導体基板１００
のエッチングはＣｌ2、ＨＢｒそしてＣＦ4ガスを使用す
る。熱的酸化工程が実行されＳＴＩトレンチ内壁に酸化
膜が成長し、浅い窒化膜が熱酸化膜の上に形成される。
それから非活性領域を定義するための絶縁物質、例え
ば、高密度プラズマ酸化膜がＳＴＩトレンチを完全に満
たす。平坦化工程が実行されマスクが除去され素子分離
工程が完成される。
【００３３】次、ゲートライン１０６工程である。ゲー
トライン１０６は図１に示したように活性領域１０４の
長軸と直交するように形成される。ゲート酸化膜はゲー
トライン１０６と半導体基板１００の間の電気的隔離の
ためにそれらの間に形成される。ゲートライン１０６は
ゲート電極膜質及びキャッピング膜が蒸着されパターニ
ングされて形成され、ゲート電極膜質に約５００或いは
８００オングストロームの厚さを有するポリシリコンと
約８００或いは１，２００オングストロームの厚さを有
するタングステンシリサイドが積層され形成され、キャ
ッピング膜にはシリコン窒化膜が使用される。ゲートラ
イン１０６の形成後、通常のイオン注入工程が実行され
ソース／ドレーン領域が形成される。次に、側壁スペー
サ１０８がゲートライン１０６の側壁に形成される。側
壁スペーサ１０８はシリコン窒化膜に形成される。
トライン１０６は図１に示したように活性領域１０４の
長軸と直交するように形成される。ゲート酸化膜はゲー
トライン１０６と半導体基板１００の間の電気的隔離の
ためにそれらの間に形成される。ゲートライン１０６は
ゲート電極膜質及びキャッピング膜が蒸着されパターニ
ングされて形成され、ゲート電極膜質に約５００或いは
８００オングストロームの厚さを有するポリシリコンと
約８００或いは１，２００オングストロームの厚さを有
するタングステンシリサイドが積層され形成され、キャ
ッピング膜にはシリコン窒化膜が使用される。ゲートラ
イン１０６の形成後、通常のイオン注入工程が実行され
ソース／ドレーン領域が形成される。次に、側壁スペー
サ１０８がゲートライン１０６の側壁に形成される。側
壁スペーサ１０８はシリコン窒化膜に形成される。
【００３４】次の工程は、自己整列コンタクト工程であ
る。薄い窒化膜１１０が結果物の上に自己整列コンタク
トエッチング阻止層に形成される。ゲートライン１０６
の間の区間を完全に満たすように酸化膜１１２がエッチ
ング阻止層１１０の上に形成される。写真エッチング工
程を通じて自己整列コンタクトオープニングが開かれ、
ここに導電物質例えばポリシリコンが蒸着され平坦化さ
れ各々ストレージノードセルランディングパッド１１４
ａ及びビットラインセルランディングパッド１１４ｂが
形成される。パッドは約３，０００或いは４，０００オ
ングストロームの高さを有する。自己整列コンタクトオ
ープニング形成のためのエッチングマスクは後述するよ
うにシリンダー型キャパシタ形成のためのトレンチ形成
工程で使用されるエッチングマスクと同一な方法に形成
されることができる。説明の重複を避けるためにここで
の説明は省略する。
る。薄い窒化膜１１０が結果物の上に自己整列コンタク
トエッチング阻止層に形成される。ゲートライン１０６
の間の区間を完全に満たすように酸化膜１１２がエッチ
ング阻止層１１０の上に形成される。写真エッチング工
程を通じて自己整列コンタクトオープニングが開かれ、
ここに導電物質例えばポリシリコンが蒸着され平坦化さ
れ各々ストレージノードセルランディングパッド１１４
ａ及びビットラインセルランディングパッド１１４ｂが
形成される。パッドは約３，０００或いは４，０００オ
ングストロームの高さを有する。自己整列コンタクトオ
ープニング形成のためのエッチングマスクは後述するよ
うにシリンダー型キャパシタ形成のためのトレンチ形成
工程で使用されるエッチングマスクと同一な方法に形成
されることができる。説明の重複を避けるためにここで
の説明は省略する。
【００３５】次の工程は、ビットライン１１８工程であ
る。まず、第１層間絶縁膜１１６がランディングパッド
（１１４ａ，ｂ）を含んで酸化膜１１２の上に形成され
る。第１層間絶縁膜１１６がエッチングされビットライ
ンランディングパッド１１４ｂを露出させる第１オープ
ニングが形成される（図１及び図２参照）。導電性物質
が第１オープニング及び第１層間絶縁膜１１６の上に蒸
着されパターニングされビットライン１１８が形成され
る。ビットライン１１８は約４００オングストロームの
厚さを有するチタン窒化膜と約８００オングストローム
の厚さを有するタングステンに形成される。それから、
第２層間絶縁膜２００がビットライン１１８を含んで第
１層間絶縁膜１１６の上に形成される。
る。まず、第１層間絶縁膜１１６がランディングパッド
（１１４ａ，ｂ）を含んで酸化膜１１２の上に形成され
る。第１層間絶縁膜１１６がエッチングされビットライ
ンランディングパッド１１４ｂを露出させる第１オープ
ニングが形成される（図１及び図２参照）。導電性物質
が第１オープニング及び第１層間絶縁膜１１６の上に蒸
着されパターニングされビットライン１１８が形成され
る。ビットライン１１８は約４００オングストロームの
厚さを有するチタン窒化膜と約８００オングストローム
の厚さを有するタングステンに形成される。それから、
第２層間絶縁膜２００がビットライン１１８を含んで第
１層間絶縁膜１１６の上に形成される。
【００３６】次、第２層間絶縁膜２００及び第１層間絶
縁膜１１６がエッチングされストレージノードランディ
ングパッド１１４ａを露出させる第２オープニングが形
成される。第２オープニングが導電性物質、例えば、ド
ーピングされたポリシリコンに満たされ埋没コンタクト
プラグ２０２が形成される。
縁膜１１６がエッチングされストレージノードランディ
ングパッド１１４ａを露出させる第２オープニングが形
成される。第２オープニングが導電性物質、例えば、ド
ーピングされたポリシリコンに満たされ埋没コンタクト
プラグ２０２が形成される。
【００３７】次、図４及び図１０を参照すると、トレン
チエッチング阻止膜である窒化膜２０４例えば、シリコ
ン窒化膜が埋没コンタクトプラグ２０２を含んで第２層
間絶縁膜２００の上に形成される。エッチング阻止膜２
０４は約２００或いは５００オングストロームの厚さを
有するように低圧気相蒸着法（ＬＰＣＶＤ）或いはプラ
ズマ強化気相蒸着法（ＰＥＣＶＤ）によって蒸着され
る。次に、犠牲酸化膜２０６がエッチング阻止膜２０４
の上に約１ミクロン或いは３ミクロンの厚さを有するよ
うに形成される。犠牲酸化膜は、ストレージノードの高
さを決定しプラズマ強化テトラエチルソシリケート（te
traethylorthosilicate）（ＰＥＴＥＯＳ）酸化膜に形
成される。
チエッチング阻止膜である窒化膜２０４例えば、シリコ
ン窒化膜が埋没コンタクトプラグ２０２を含んで第２層
間絶縁膜２００の上に形成される。エッチング阻止膜２
０４は約２００或いは５００オングストロームの厚さを
有するように低圧気相蒸着法（ＬＰＣＶＤ）或いはプラ
ズマ強化気相蒸着法（ＰＥＣＶＤ）によって蒸着され
る。次に、犠牲酸化膜２０６がエッチング阻止膜２０４
の上に約１ミクロン或いは３ミクロンの厚さを有するよ
うに形成される。犠牲酸化膜は、ストレージノードの高
さを決定しプラズマ強化テトラエチルソシリケート（te
traethylorthosilicate）（ＰＥＴＥＯＳ）酸化膜に形
成される。
【００３８】次の工程は、トレンチエッチングマスクパ
ターン形成工程である。まず、第１物質膜２０８が犠牲
酸化膜２０６の上に形成される。第１物質膜２０８は、
下部の酸化膜２０６とエッチング選択比が優れた物質に
形成され、例えば、ポリシリコン、アルミナ（Ａｌ
2Ｏ3）又はシリコン窒化膜が使用されることができる。
本実施形態では、ポリシリコンが約５００オングストロ
ーム或いは２，０００オングストロームの厚さを有する
ように形成される。次第１フォトレジスト膜がスピンコ
ーティングされ写真エッチング工程を通じて所定の線幅
を有する第１フォトレジストパターンが形成される。第
１フォトレジストパターンはデザインルールに左右され
約０．１ミクロン或いは０．１３ミクロンの範囲に形成
される。フォトレジストパターンを使用して、下部の第
１ポリシリコン２０８がエッチングされ第１ラインパタ
ーン２１０’が図１１に示されたように形成される。第
１ラインパターン２１０はゲートライン方向に即ち、ビ
ットラインと直交するように形成される。
ターン形成工程である。まず、第１物質膜２０８が犠牲
酸化膜２０６の上に形成される。第１物質膜２０８は、
下部の酸化膜２０６とエッチング選択比が優れた物質に
形成され、例えば、ポリシリコン、アルミナ（Ａｌ
2Ｏ3）又はシリコン窒化膜が使用されることができる。
本実施形態では、ポリシリコンが約５００オングストロ
ーム或いは２，０００オングストロームの厚さを有する
ように形成される。次第１フォトレジスト膜がスピンコ
ーティングされ写真エッチング工程を通じて所定の線幅
を有する第１フォトレジストパターンが形成される。第
１フォトレジストパターンはデザインルールに左右され
約０．１ミクロン或いは０．１３ミクロンの範囲に形成
される。フォトレジストパターンを使用して、下部の第
１ポリシリコン２０８がエッチングされ第１ラインパタ
ーン２１０’が図１１に示されたように形成される。第
１ラインパターン２１０はゲートライン方向に即ち、ビ
ットラインと直交するように形成される。
【００３９】次に、第２物質膜が第１ラインパターン２
１０及び犠牲酸化膜２０６の上に形成される。第２物質
膜は犠牲酸化膜２０６とエッチング選択比が優れた物
質、例えば、ポリシリコン、アルミナ（Ａｌ2Ｏ3）又は
シリコン窒化膜で形成される。本実施形態においては、
ポリシリコンが約５００或いは２，０００オングストロ
ームの厚さを有するように形成される。次に、第２フォ
トレジスト膜がスピンコーティングされ写真エッチング
工程を通じて所定の形を有するようにパターニングさ
れ、第２フォトレジストパターンが形成される。第２フ
ォトレジストパターンは、デザインルールが許容する線
幅である約０．１ミクロン或いは０．１３ミクロンの最
小線幅を有するように形成される。第２フォトレジスト
パターンを使用して、その下部にある第２物質膜がエッ
チングされ、第１ラインパターン２１０’と直交する第
２ラインパターン２１２’が図５に示されたように形成
される。第１及び第２物質膜のエッチングは、Ｃｌ2、
ＳＦ6そしてＮ2混合ガスを使用し、その流量は各々４０
ｓｃｃｍ、６ｓｃｃｍ、６ｓｃｃｍである。パワーは約
４００Ｗ或いは６００Ｗ程度であり、圧力は約１０ｍＴ
或いは１５ｍＴである。
１０及び犠牲酸化膜２０６の上に形成される。第２物質
膜は犠牲酸化膜２０６とエッチング選択比が優れた物
質、例えば、ポリシリコン、アルミナ（Ａｌ2Ｏ3）又は
シリコン窒化膜で形成される。本実施形態においては、
ポリシリコンが約５００或いは２，０００オングストロ
ームの厚さを有するように形成される。次に、第２フォ
トレジスト膜がスピンコーティングされ写真エッチング
工程を通じて所定の形を有するようにパターニングさ
れ、第２フォトレジストパターンが形成される。第２フ
ォトレジストパターンは、デザインルールが許容する線
幅である約０．１ミクロン或いは０．１３ミクロンの最
小線幅を有するように形成される。第２フォトレジスト
パターンを使用して、その下部にある第２物質膜がエッ
チングされ、第１ラインパターン２１０’と直交する第
２ラインパターン２１２’が図５に示されたように形成
される。第１及び第２物質膜のエッチングは、Ｃｌ2、
ＳＦ6そしてＮ2混合ガスを使用し、その流量は各々４０
ｓｃｃｍ、６ｓｃｃｍ、６ｓｃｃｍである。パワーは約
４００Ｗ或いは６００Ｗ程度であり、圧力は約１０ｍＴ
或いは１５ｍＴである。
【００４０】直交する二ラインパターン（２１０’及び
２１２’）は図１５に示されたようにトレンチエッチン
グマスクパターン２１４’を定義する。上述した方法で
形成されたポリシリコンに形成されたトレンチエッチン
グマスクパターン２１４’は、コーナーが殆ど直角に近
く、従来の方法で発生されるいろいろの問題点、例え
ば、コーナー（従来にはコンタクト型フォトレジストが
トレンチエッチングマスクに使用される）が曲線を成す
現状等を除去することができる。
２１２’）は図１５に示されたようにトレンチエッチン
グマスクパターン２１４’を定義する。上述した方法で
形成されたポリシリコンに形成されたトレンチエッチン
グマスクパターン２１４’は、コーナーが殆ど直角に近
く、従来の方法で発生されるいろいろの問題点、例え
ば、コーナー（従来にはコンタクト型フォトレジストが
トレンチエッチングマスクに使用される）が曲線を成す
現状等を除去することができる。
【００４１】さらに、直交するラインパターンによって
定義されるトレンチ形成領域の面積を増加させるために
（即ち、写真エッチング工程の解像度を越える最小線幅
のラインパターンを具現するために）等方性エッチング
が実行される。その結果形成されるトレンチエッチング
マスクパターン２１４が図１５に概略的に示されてい
る。図１５に、点線で表示されたパターン（２１０’及
び２１２’）は、等方性エッチング前のラインパターン
を示し、実線で表示されたパターン（２１０及び２１
２）は、等方性エッチング後のラインパターンを示す。
例えば、エッチング前のラインパターンが（２１０’及
び２１２’）約０．１ミクロン或いは、０．１３ミクロ
ンの最小線幅を有する場合、エッチング後形成されるラ
インパターン（２１０及び２１２）は、約０．０５ミク
ロン或いは０．１０ミクロンの最小線幅を有する。
定義されるトレンチ形成領域の面積を増加させるために
（即ち、写真エッチング工程の解像度を越える最小線幅
のラインパターンを具現するために）等方性エッチング
が実行される。その結果形成されるトレンチエッチング
マスクパターン２１４が図１５に概略的に示されてい
る。図１５に、点線で表示されたパターン（２１０’及
び２１２’）は、等方性エッチング前のラインパターン
を示し、実線で表示されたパターン（２１０及び２１
２）は、等方性エッチング後のラインパターンを示す。
例えば、エッチング前のラインパターンが（２１０’及
び２１２’）約０．１ミクロン或いは、０．１３ミクロ
ンの最小線幅を有する場合、エッチング後形成されるラ
インパターン（２１０及び２１２）は、約０．０５ミク
ロン或いは０．１０ミクロンの最小線幅を有する。
【００４２】等方性エッチングは、ＳＣ１（ＮＨ4Ｏ
Ｈ：Ｈ2Ｏ2：Ｈ2Ｏ＝１：４：２０、２５℃）或いはポ
リシリコンエッチング溶液（ＨＮＯ3：ＨＦ：ＣＨ3ＣＯ
ＯＨ：Ｈ 2Ｏ＝４０：１：２：２０、２５℃）を使用し
て実行される。トレンチエッチングマスクパターン２１
４’をエッチングする他の方法に、まず酸化工程を実行
して酸化膜を形成した後、その結果形成される酸化膜を
除去してトレンチ形成領域の大きさを増加させることが
できる。酸化工程は約８００或いは８５０℃で乾式酸化
法に実行され、その結果形成される酸化膜はバッファ酸
化エッチング溶液（ＢＯＥ：buffer oxide etchant）を
使用してエッチングする。ラインパターンのエッチング
は第２ラインパターンを形成した後、即ちトレンチエッ
チングマスクパターンを定義した後実行される。
Ｈ：Ｈ2Ｏ2：Ｈ2Ｏ＝１：４：２０、２５℃）或いはポ
リシリコンエッチング溶液（ＨＮＯ3：ＨＦ：ＣＨ3ＣＯ
ＯＨ：Ｈ 2Ｏ＝４０：１：２：２０、２５℃）を使用し
て実行される。トレンチエッチングマスクパターン２１
４’をエッチングする他の方法に、まず酸化工程を実行
して酸化膜を形成した後、その結果形成される酸化膜を
除去してトレンチ形成領域の大きさを増加させることが
できる。酸化工程は約８００或いは８５０℃で乾式酸化
法に実行され、その結果形成される酸化膜はバッファ酸
化エッチング溶液（ＢＯＥ：buffer oxide etchant）を
使用してエッチングする。ラインパターンのエッチング
は第２ラインパターンを形成した後、即ちトレンチエッ
チングマスクパターンを定義した後実行される。
【００４３】トレンチエッチングマスクパターン２１４
を使用して露出された犠牲酸化膜２０６及びその下部の
エッチング阻止膜２０４がエッチングされ図１２及び図
６に示したようにトレンチ２１６が形成される。トレン
チ２１６は埋没コンタクトプラグ２０２の上部表面を露
出させる。
を使用して露出された犠牲酸化膜２０６及びその下部の
エッチング阻止膜２０４がエッチングされ図１２及び図
６に示したようにトレンチ２１６が形成される。トレン
チ２１６は埋没コンタクトプラグ２０２の上部表面を露
出させる。
【００４４】次、図１３及び図７を参照すると、導電物
質、例えば、ポリシリコン２１８がトレンチ２１６内部
及び犠牲酸化膜２０６の上に蒸着される。それから平坦
化酸化膜（２２０）がトレンチ内部を完全に満たすよう
にポリシリコン２１８の上に蒸着される。平坦化工程、
例えば、物理化学的平坦化工程が犠牲酸化膜２０６が露
出される時まで実行され、トレンチ２０６を隣接したト
レンチと電気的に隔離させる。次に、トレンチ内部に残
存する平坦化酸化膜及びトレンチ包む犠牲酸化膜が同時
に湿式エッチングで除去されキャパシタストレージノー
ドが完成される。湿式エッチングは、例えば、ＬＡＬ溶
液を使用する。
質、例えば、ポリシリコン２１８がトレンチ２１６内部
及び犠牲酸化膜２０６の上に蒸着される。それから平坦
化酸化膜（２２０）がトレンチ内部を完全に満たすよう
にポリシリコン２１８の上に蒸着される。平坦化工程、
例えば、物理化学的平坦化工程が犠牲酸化膜２０６が露
出される時まで実行され、トレンチ２０６を隣接したト
レンチと電気的に隔離させる。次に、トレンチ内部に残
存する平坦化酸化膜及びトレンチ包む犠牲酸化膜が同時
に湿式エッチングで除去されキャパシタストレージノー
ドが完成される。湿式エッチングは、例えば、ＬＡＬ溶
液を使用する。
【００４５】次、キャパシタ誘電膜２２２及びキャパシ
タプレートノード２２４が図１４及び図８に示されたよ
うに蒸着される。
タプレートノード２２４が図１４及び図８に示されたよ
うに蒸着される。
【００４６】後続工程に当業者が周知のように配線工
程、パッシベーション工程等が実行され、配線工程で必
要なコンタクト形成にも上述したキャパシタトレンチ形
成のためのエッチングマスクの形成方法を使用すること
ができる。
程、パッシベーション工程等が実行され、配線工程で必
要なコンタクト形成にも上述したキャパシタトレンチ形
成のためのエッチングマスクの形成方法を使用すること
ができる。
【００４７】本発明は絶縁膜の内にトレンチを形成する
方法を提供し、二度の写真エッチング工程にトレンチエ
ッチングマスクパターンが定義される。特にシリンダー
型キャパシタ形成のための犠牲酸化膜の内にトレンチを
形成することに適用される。かつトレンチエッチングマ
スクパターンをエッチングすることで、デザインルール
を越えるトレンチエッチングマスクパターンを形成する
ことができる。従って、シリンダー型キャパシタにおい
て、形成されるストレージノードの表面積がそのほど増
加され、これは静電容量の増加に繋がる。
方法を提供し、二度の写真エッチング工程にトレンチエ
ッチングマスクパターンが定義される。特にシリンダー
型キャパシタ形成のための犠牲酸化膜の内にトレンチを
形成することに適用される。かつトレンチエッチングマ
スクパターンをエッチングすることで、デザインルール
を越えるトレンチエッチングマスクパターンを形成する
ことができる。従って、シリンダー型キャパシタにおい
て、形成されるストレージノードの表面積がそのほど増
加され、これは静電容量の増加に繋がる。
【００４８】
【発明の効果】本発明に従う絶縁膜の内にトレンチを形
成する方法によると、トレンチエッチングマスクが二段
階の写真工程に形成されるので実質的に垂直であるコー
ナーを有するトレンチエッチングマスク形成が可能であ
り従って、良好なエッチングプロファイルを有するトレ
ンチを形成することができ、かつトレンチエッチングマ
スクを湿式エッチング等に一定部分除去することで、ト
レンチ形状の間に間隔を写真工程の限界より減らすこと
ができる効果があり、特にシリンダー型キャパシタ形成
の場合表面積をそのほど増加させることができて、キャ
パシタの静電容量を増加させることができる。
成する方法によると、トレンチエッチングマスクが二段
階の写真工程に形成されるので実質的に垂直であるコー
ナーを有するトレンチエッチングマスク形成が可能であ
り従って、良好なエッチングプロファイルを有するトレ
ンチを形成することができ、かつトレンチエッチングマ
スクを湿式エッチング等に一定部分除去することで、ト
レンチ形状の間に間隔を写真工程の限界より減らすこと
ができる効果があり、特にシリンダー型キャパシタ形成
の場合表面積をそのほど増加させることができて、キャ
パシタの静電容量を増加させることができる。
【図１】 本発明によるシリンダー型キャパシタ形成に
おいて、ゲートラインとビットラインが形成された半導
体基板を概略的に示す平面図である。
おいて、ゲートラインとビットラインが形成された半導
体基板を概略的に示す平面図である。
【図２】 本発明によるトレンチエッチングマスクパタ
ーンを概略的に示す平面図である。
ーンを概略的に示す平面図である。
【図３】 本発明によるトレンチエッチングマスクパタ
ーンを利用したシリンダー型キャパシタ製造方法を示す
図１のＡ−Ａラインに沿って切り取った断面図である。
ーンを利用したシリンダー型キャパシタ製造方法を示す
図１のＡ−Ａラインに沿って切り取った断面図である。
【図４】 本発明によるトレンチエッチングマスクパタ
ーンを利用したシリンダー型キャパシタ製造方法を示す
図１のＡ−Ａラインを沿って切り取った断面図である。
ーンを利用したシリンダー型キャパシタ製造方法を示す
図１のＡ−Ａラインを沿って切り取った断面図である。
【図５】 本発明によるトレンチエッチングマスクパタ
ーンを利用したシリンダー型キャパシタ製造方法を示す
図１のＡ−Ａラインを沿って切り取った断面図である。
ーンを利用したシリンダー型キャパシタ製造方法を示す
図１のＡ−Ａラインを沿って切り取った断面図である。
【図６】 本発明によるトレンチエッチングマスクパタ
ーンを利用したシリンダー型キャパシタ製造方法を示す
図１のＡ−Ａラインを沿って切り取った断面図である。
ーンを利用したシリンダー型キャパシタ製造方法を示す
図１のＡ−Ａラインを沿って切り取った断面図である。
【図７】 本発明によるトレンチエッチングマスクパタ
ーンを利用したシリンダー型キャパシタ製造方法を示す
図１のＡ−Ａラインを沿って切り取った断面図である。
ーンを利用したシリンダー型キャパシタ製造方法を示す
図１のＡ−Ａラインを沿って切り取った断面図である。
【図８】 本発明によるトレンチエッチングマスクパタ
ーンを利用したシリンダー型キャパシタ製造方法を示す
図１のＡ−Ａラインを沿って切り取った断面図である。
ーンを利用したシリンダー型キャパシタ製造方法を示す
図１のＡ−Ａラインを沿って切り取った断面図である。
【図９】 本発明によるトレンチエッチングマスクパタ
ーンを利用したシリンダー型キャパシタ製造方法を示す
図１のＢ−Ｂラインに沿って切り取った断面図である。
ーンを利用したシリンダー型キャパシタ製造方法を示す
図１のＢ−Ｂラインに沿って切り取った断面図である。
【図１０】 本発明によるトレンチエッチングマスクパ
ターンを利用したシリンダー型キャパシタ製造方法を示
す図１のＢ−Ｂラインを沿って切り取った断面図であ
る。
ターンを利用したシリンダー型キャパシタ製造方法を示
す図１のＢ−Ｂラインを沿って切り取った断面図であ
る。
【図１１】 本発明によるトレンチエッチングマスクパ
ターンを利用したシリンダー型キャパシタ製造方法を示
す図１のＢ−Ｂラインを沿って切り取った断面図であ
る。
ターンを利用したシリンダー型キャパシタ製造方法を示
す図１のＢ−Ｂラインを沿って切り取った断面図であ
る。
【図１２】 本発明によるトレンチエッチングマスクパ
ターンを利用したシリンダー型キャパシタ製造方法を示
す図１のＢ−Ｂラインを沿って切り取った断面図であ
る。
ターンを利用したシリンダー型キャパシタ製造方法を示
す図１のＢ−Ｂラインを沿って切り取った断面図であ
る。
【図１３】 本発明によるトレンチエッチングマスクパ
ターンを利用したシリンダー型キャパシタ製造方法を示
す図１のＢ−Ｂラインを沿って切り取った断面図であ
る。
ターンを利用したシリンダー型キャパシタ製造方法を示
す図１のＢ−Ｂラインを沿って切り取った断面図であ
る。
【図１４】 本発明によるトレンチエッチングマスクパ
ターンを利用したシリンダー型キャパシタ製造方法を示
す図１のＢ−Ｂラインを沿って切り取った断面図であ
る。
ターンを利用したシリンダー型キャパシタ製造方法を示
す図１のＢ−Ｂラインを沿って切り取った断面図であ
る。
【図１５】 本発明によるシリンダー型形成のためのト
レンチエッチングマスクパターンの概略図である。
レンチエッチングマスクパターンの概略図である。
１００ 半導体基板 １０２ 素子分離領域 １０４ 活性領域 １０６ ゲートライン １０８ ゲートスペーサ １１０、２０４ 窒化膜 １１２，１１６，２００ 絶縁膜 １１４ａ、１１４ｂ ランディングパッド １１８ ビットライン ２０２ 埋没コンタクトプラグ ２０６ 犠牲酸化膜 ２０８ 物質膜 ２１０ 第１ラインパターン ２１２ 第２ラインパターン ２１４ トレンチエッチングマスクパターン ２１６ トレンチ ２１８ ポリシリコン ２２０ 平坦化酸化膜 ２２２ 誘電膜 ２２４ プレートノード
Claims (17)
- 【請求項１】 トレンチを絶縁膜の内に形成する方法に
おいて、 半導体トポロジーを支度する段階と、 前記半導体トポロジーの上に絶縁膜を蒸着する段階と、 前記絶縁膜の上に平行な第１ラインパターンを形成する
段階と、 前記第１ラインパターンの上に前記第１ラインパターン
と交差する多数の平行な第２ラインパターンを形成して
前記第１ラインパターンと前記第２ラインパターンがト
レンチエッチングマスクパターンを定義するようにする
段階、及び前記トレンチエッチングマスクパターンを使
用して前記絶縁膜をエッチングして前記半導体トポロジ
ーに至る多数のトレンチを形成する段階を含むことを特
徴とする絶縁膜の内にトレンチを形成する方法。 - 【請求項２】 前記第１及び第２ラインパターンは各々
前記絶縁膜とエッチング選択比を有する物質に形成され
ることを特徴とする請求項１に記載の絶縁膜の内にトレ
ンチを形成する方法。 - 【請求項３】 前記第１及び第２ラインパターンは各
々、ポリシリコン、アルミナ（Ａｌ2Ｏ3）そして窒化膜
の中に或一つに形成されることを特徴とする請求項１に
記載の絶縁膜の内にトレンチを形成する方法。 - 【請求項４】 前記トレンチを形成する段階前に前記ト
レンチマスクを湿式エッチング溶液にエッチングして大
きさを減らす段階をさらに含むことを特徴とする請求項
１に記載の絶縁膜の内にトレンチを形成する方法。 - 【請求項５】 前記絶縁膜を蒸着する前に、トレンチエ
ッチング阻止膜をもっと形成する段階を含むことを特徴
とする請求項４に記載の絶縁膜の内にトレンチを形成す
る方法。 - 【請求項６】 前記トレンチエッチング阻止膜は窒化膜
に形成され、前記絶縁膜は酸化膜に形成され、前記第１
及び第２ラインパターンはポリシリコンに形成されるこ
とを特徴とする請求項５に記載の絶縁膜の内にトレンチ
を形成する方法。 - 【請求項７】 前記トレンチエッチングマスクパターン
を酸化させる段階と、そして前記酸化によって形成され
た酸化膜を除去して前記トレンチマスクによって定義さ
れるトレンチ形成領域の大きさを増加させる段階をさら
に含むことを特徴とする請求項１に記載の絶縁膜の内に
トレンチを形成する方法。 - 【請求項８】 前記半導体トポロジーは半導体基板と、
その上部に形成された多数のトランジスターを含み、前
記トレンチは前記トランジスターの間の半導体基板を露
出させることを特徴とする請求項１に記載の絶縁膜の内
にトレンチを形成する方法。 - 【請求項９】 前記トレンチを満たすように導電物質を
蒸着する段階と、そして前記トランジスターの上部が露
出される時まで前記導電物質を平坦化して多数のランデ
ィングパッドを形成する段階をさらに含むことを特徴と
する請求項８に記載の絶縁膜の内にトレンチを形成する
方法。 - 【請求項１０】 前記トレンチを完全に満たすように金
属を蒸着しパターニングして金属ラインを形成する段階
をさらに含むことを特徴とする請求項１に記載の絶縁膜
の内にトレンチを形成する方法。 - 【請求項１１】 半導体製造工程において、 半導体基板の上にトランジスターを形成する段階と、 前記トランジスターの両側半導体基板の上にランディン
グパッドを形成する段階と、 前記トランジスター、ランディングパッドを含んで前記
半導体基板の上に第１絶縁膜を形成する段階と、 前記第１絶縁膜を突き抜き前記ランディングパッドに電
気的に連結されるコンタクトプラグを形成する段階と、 前記コンタクトプラグを含んで前記第１絶縁膜の上に第
２絶縁膜を形成する段階と、 前記第２絶縁膜の上に多数の平行な第１ラインパターン
を形成する段階と、 前記第１ラインパターンの上に前記第１ラインパターン
と交差するように多数の平行な第２ラインパターンを形
成する段階と、 前記交差する第１及び第２ラインパターンはトレンチエ
ッチングマスクパターンを定義し、 前記トレンチエッチングマスクパターンを使用して前記
第２絶縁膜をエッチングして前記コンタクトプラグに至
るトレンチを形成する段階と、 前記トレンチ底及び両側壁の上にそして前記第２絶縁膜
の上に導電物質を形成する段階と、 前記トレンチ余り部分を完全に満たすように第３絶縁膜
を前記導電物質膜の上に形成する段階と、 前記第２絶縁膜の上部が露出される時まで前記第３絶縁
膜及び前記導電物質膜を平坦化する段階と、そして前記
トレンチ内部に残っている第３絶縁膜及び前記トレンチ
を包む第２絶縁膜を除去してストレージノードを形成す
る段階を含むことを特徴とする絶縁膜の内にトレンチを
形成する方法。 - 【請求項１２】 前記トレンチマスクによって定義され
たトレンチ形成領域を拡張する段階をさらに含むことを
特徴とする請求項１１に記載の絶縁膜の内にトレンチを
形成する方法。 - 【請求項１３】 前記トレンチ形成領域を拡張する段階
は、湿式エッチング溶液を使用して前記トレンチマスク
をエッチングすることを特徴とする請求項１２に記載の
絶縁膜の内にトレンチを形成する方法。 - 【請求項１４】 前記トレンチ形成領域を拡張する段階
は、前記トレンチマスクを酸化して酸化膜を形成する段
階と前記酸化膜をエッチングする段階をもっと含むこと
を特徴とする請求項１２に記載の絶縁膜の内にトレンチ
を形成する方法。 - 【請求項１５】 前記第１及び第２ラインパターンは各
々０．１又は０．１５ミクロン範囲の最小線幅を有し、
前記エッチングされたトレンチマスクは０．０５又は
０．１ミクロン範囲の最小線幅を有することを特徴とす
る請求項１３又は１４に記載の絶縁膜の内にトレンチを
形成する方法。 - 【請求項１６】 前記第１及び第２ラインパターンは各
々前記絶縁膜とエッチング選択比を有する物質に形成さ
れることを特徴とする請求項１１に記載の絶縁膜の内に
トレンチを形成する方法。 - 【請求項１７】 前記第１及び第２ラインパターンは各
々ポリシリコン、アルミナ（Ａｌ2Ｏ3）そして窒化膜の
中に或一つに形成されることを特徴とする請求項１１に
記載の絶縁膜の内にトレンチを形成する方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR199932303 | 1999-08-06 | ||
| KR1019990032303A KR100334577B1 (ko) | 1999-08-06 | 1999-08-06 | 사진공정의 해상도를 능가하는 트렌치를 절연막내에 형성하는방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001077325A true JP2001077325A (ja) | 2001-03-23 |
| JP4860808B2 JP4860808B2 (ja) | 2012-01-25 |
Family
ID=19606397
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000233678A Expired - Fee Related JP4860808B2 (ja) | 1999-08-06 | 2000-08-01 | 写真工程の解像度を越えるトレンチを絶縁膜の内に形成する方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6403431B1 (ja) |
| JP (1) | JP4860808B2 (ja) |
| KR (1) | KR100334577B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008053705A (ja) * | 2006-08-23 | 2008-03-06 | Promos Technologies Inc | メモリ構造の製造方法 |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW495839B (en) * | 2001-03-12 | 2002-07-21 | Nanya Technology Corp | Multiple exposure method |
| KR100505675B1 (ko) * | 2003-02-27 | 2005-08-03 | 삼성전자주식회사 | 전극 표면에 대한 다단계 습식 처리 과정을 도입한커패시터 제조 방법 |
| KR20040078828A (ko) * | 2003-03-05 | 2004-09-13 | 주식회사 하이닉스반도체 | 반도체소자의 캐패시터 형성방법 |
| CN1707746A (zh) * | 2004-06-10 | 2005-12-14 | 中芯国际集成电路制造(上海)有限公司 | 用于处理半导体器件的光掩模的方法 |
| KR100843714B1 (ko) * | 2007-04-12 | 2008-07-04 | 삼성전자주식회사 | 콘택 구조체 형성 방법 및 이를 이용한 반도체소자의제조방법 |
| JP5486152B2 (ja) * | 2007-07-30 | 2014-05-07 | スパンション エルエルシー | 半導体装置およびその製造方法 |
| JP5301126B2 (ja) | 2007-08-21 | 2013-09-25 | スパンション エルエルシー | 半導体装置及びその製造方法 |
| KR101469098B1 (ko) * | 2008-11-07 | 2014-12-04 | 삼성전자주식회사 | 반도체 메모리 소자의 커패시터 형성방법 |
| US8889558B2 (en) | 2012-12-12 | 2014-11-18 | Micron Technology, Inc. | Methods of forming a pattern on a substrate |
| US8889559B2 (en) | 2012-12-12 | 2014-11-18 | Micron Technology, Inc. | Methods of forming a pattern on a substrate |
| US8999852B2 (en) | 2012-12-12 | 2015-04-07 | Micron Technology, Inc. | Substrate mask patterns, methods of forming a structure on a substrate, methods of forming a square lattice pattern from an oblique lattice pattern, and methods of forming a pattern on a substrate |
| US8937018B2 (en) * | 2013-03-06 | 2015-01-20 | Micron Technology, Inc. | Methods of forming a pattern on a substrate |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61154037A (ja) * | 1984-12-26 | 1986-07-12 | Nec Corp | 微細パタ−ン形成方法 |
| JPS62102531A (ja) * | 1985-10-29 | 1987-05-13 | Sony Corp | エツチング方法 |
| JPH0555245A (ja) * | 1991-08-26 | 1993-03-05 | Semiconductor Energy Lab Co Ltd | 絶縁ゲイト型半導体装置の作製方法 |
| JPH09237777A (ja) * | 1995-07-14 | 1997-09-09 | Texas Instr Inc <Ti> | 上部層の一部を除去する中間層リソグラフィ法 |
| JPH1084091A (ja) * | 1996-09-09 | 1998-03-31 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| JPH10209391A (ja) * | 1997-01-20 | 1998-08-07 | Toshiba Corp | 半導体装置及びその製造方法 |
| JPH10214894A (ja) * | 1997-01-29 | 1998-08-11 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JPH11186524A (ja) * | 1997-12-24 | 1999-07-09 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5072266A (en) * | 1988-12-27 | 1991-12-10 | Siliconix Incorporated | Trench DMOS power transistor with field-shaping body profile and three-dimensional geometry |
| TW334611B (en) | 1997-02-24 | 1998-06-21 | Mos Electronics Taiwan Inc | The processes and structure for trenched stack-capacitor (II) |
| US5792693A (en) | 1997-03-07 | 1998-08-11 | Vanguard International Semiconductor Corporation | Method for producing capacitors having increased surface area for dynamic random access memory |
-
1999
- 1999-08-06 KR KR1019990032303A patent/KR100334577B1/ko not_active IP Right Cessation
-
2000
- 2000-08-01 JP JP2000233678A patent/JP4860808B2/ja not_active Expired - Fee Related
- 2000-08-07 US US09/632,582 patent/US6403431B1/en not_active Expired - Fee Related
Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61154037A (ja) * | 1984-12-26 | 1986-07-12 | Nec Corp | 微細パタ−ン形成方法 |
| JPS62102531A (ja) * | 1985-10-29 | 1987-05-13 | Sony Corp | エツチング方法 |
| JPH0555245A (ja) * | 1991-08-26 | 1993-03-05 | Semiconductor Energy Lab Co Ltd | 絶縁ゲイト型半導体装置の作製方法 |
| JPH09237777A (ja) * | 1995-07-14 | 1997-09-09 | Texas Instr Inc <Ti> | 上部層の一部を除去する中間層リソグラフィ法 |
| JPH1084091A (ja) * | 1996-09-09 | 1998-03-31 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| JPH10209391A (ja) * | 1997-01-20 | 1998-08-07 | Toshiba Corp | 半導体装置及びその製造方法 |
| JPH10214894A (ja) * | 1997-01-29 | 1998-08-11 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JPH11186524A (ja) * | 1997-12-24 | 1999-07-09 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008053705A (ja) * | 2006-08-23 | 2008-03-06 | Promos Technologies Inc | メモリ構造の製造方法 |
| JP4695120B2 (ja) * | 2006-08-23 | 2011-06-08 | プロモス テクノロジーズ インコーポレイテッド | メモリ構造の製造方法 |
Also Published As
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|---|---|
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