KR101469098B1 - 반도체 메모리 소자의 커패시터 형성방법 - Google Patents

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Abstract

반도체 메모리 소자의 커패시터 형성 방법을 제공한다. 스토리지 노드 콘택들을 포함하는 층간 절연막 위에 식각 정지막 및 몰드막을 순차적으로 형성한다. 상기 몰드막 위에 제1 방향의 복수의 라인 형태의 보강 구조들 및 상기 보강 구조들 사이를 채우는 제1 희생막을 형성한다. 상기 보강 구조들 및 상기 제1 희생막 위로 상기 제1 방향과 교차하는 제2 방향의 복수의 라인 형태의 제1 마스크 패턴들, 상기 제1 마스크 패턴들을 균일한 두께로 커버하는 제2 희생막 및 인접한 상기 제1 마스크 패턴들 사이에서 상기 제2 희생막이 형성하는 트렌치들 안의 제2 마스크 패턴들을 순차적으로 형성한다. 상기 스토리지 노드 콘택들을 노출시키는 스토리지 노드 전극 용 홀들을 형성하도록 상기 제1 마스크 패턴들, 상기 제2 마스크 패턴들 및 상기 보강 구조들을 마스크로 삼고 상기 제2 희생막, 제1 희생막 및 상기 몰드막을 식각한다. 상기 스토리지 노드 전극 용 홀들 형성 후 상기 보강 구조들이 노출되도록 상기 제1 마스크막 패턴들 및 상기 제2 마스크 패턴들을 제거한다. 상기 제2 마스크 패턴들을 제거한 후 상기 스토리지 노드 전극 용 홀들을 도전성 물질로 메우고 상기 보강 구조들이 노출되도록 상기 도전성 물질을 에치백한다. 기둥 형태의 스토리지 노드 전극을 형성하기 위하여 상기 보강 구조들 및 상기 스토리지 노드 전극들을 남기고 상기 제1 희생막 및 상기 몰드막을 제거한다.

Description

반도체 메모리 소자의 커패시터 형성방법{Method for formation of capacitor of semiconductor memory device}
본 발명은 반도체 메모리 소자 및 그 형성방법에 관한 것으로, 더욱 상세하게는 필라 형태의 커패시터를 포함하는 반도체 메모리 소자 및 그 형성방법에 관한 것이다.
반도체 메모리 소자의 대용량화 및 고집적화에 따라 메모리 셀의 크기가 급격히 작아지고 있으며, 메모리 셀 내에서 셀 커패시터가 차지할 수 있는 면적도 급격히 줄어들고 있다. 셀 커패시터가 좁은 면적 내에서 일정량 이상의 정전용량(capacitance)을 확보하기 위하여 전극의 면적을 늘리고자 실린더형 구조와 같은 입체 구조를 사용하고 있다.
그러나 디자인 룰의 감소에 따라 실린더형 구조의 커패시터가 좁고 높은 패턴을 가짐에 따라 실린더형 하부 전극막 내부에 유전막과 상부 전극막을 컨포멀하게 형성하는 것이 어려워지고, 누설 전류가 커지는 문제가 발생하였다. 또한, 포 토리소그래피의 한계에 부딪혀서 실린더형 커패시터의 패터닝 자체가 어려워지고 있다.
본 발명의 목적은 정전용량을 확보하면서 커패시터 구조의 높이를 더 높이지 않고, 누설 전류를 감소시킬 수 있는 반도체 소자의 커패시터의 형성방법을 제공하는 데 있다.
본 발명의 일 목적을 달성하기 위한 반도체 메모리 소자의 커패시터 형성 방법은 반도체 기판 위에 스토리지 노드 콘택들을 포함하는 층간 절연막을 형성한다. 상기 층간 절연막 위에 식각 정지막 및 몰드막을 순차적으로 형성한다. 상기 몰드막 위에 제1 방향의 복수의 라인 형태의 보강 구조들 및 상기 보강 구조들 사이를 채우는 제1 희생막을 형성한다. 상기 보강 구조들 및 상기 제1 희생막 위로 상기 제1 방향과 교차하는 제2 방향의 복수의 라인 형태의 제1 마스크 패턴들, 상기 제1 마스크 패턴들을 균일한 두께로 커버하는 제2 희생막 및 인접한 상기 제1 마스크 패턴들 사이에서 상기 제2 희생막이 형성하는 트렌치들 안의 제2 마스크 패턴들을 순차적으로 형성한다. 상기 스토리지 노드 콘택들을 노출시키는 스토리지 노드 전극 용 홀들을 형성하도록 상기 제1 마스크 패턴들, 상기 제2 마스크 패턴들 및 상기 보강 구조들을 마스크로 삼고 상기 제2 희생막, 제1 희생막 및 상기 몰드막을 식각한다. 상기 스토리지 노드 전극 용 홀들 형성 후 상기 보강 구조들이 노출되도록 상기 제1 마스크막 패턴들 및 상기 제2 마스크 패턴들을 제거한다. 상기 제2 마스크 패턴들을 제거한 후 상기 스토리지 노드 전극 용 홀들을 도전성 물질로 메우고 상기 보강 구조들이 노출되도록 상기 도전성 물질을 에치백한다. 기둥 형태의 스토리지 노드 전극을 형성하기 위하여 상기 보강 구조들 및 상기 스토리지 노드 전극들을 남기고 상기 제1 희생막 및 상기 몰드막을 제거한다.
이때, 하나의 상기 스토리지 노드 콘택 위로 두 개의 상기 스토리지 노드 전극들을 형성하기 위하여, 상기 제2 희생막 중 상기 제1 마스크 패턴의 측벽을 커버하는 부분을 상기 스토리지 노드 콘택 위로 형성할 수 있다.
상기 보강 구조들은 하부의 보강 패턴 및 상부의 보강 마스크막 패턴을 포함할 수 있따. 이때, 상기 보강 구조들이 노출되도록 상기 제1 마스크막 패턴들 및 상기 제2 마스크 패턴들을 제거하는 것은 상기 보강 패턴이 노출되도록 상기 보강 마스크막 패턴을 제거하는 것을 포함할 수 있다.
상기 제2 마스크 패턴들의 형성은 상기 제2 희생막이 형성하는 상기 트렌치를 메우도록 상기 반도체 기판 위에 제2 마스크막을 형성하고, 상기 제1 마스크막이 노출되도록 상기 제2 마스크막 및 상기 제2 희생막을 에치백 또는 CMP 하는 것을 포함할 수 있다.
다르게는, 상기 제2 마스크 패턴들의 형성은 상기 제2 희생막이 형성하는 상기 트렌치를 메우도록 상기 반도체 기판 위에 제2 마스크막을 형성하고, 상기 제2 희생막이 노출되도록 상기 제2 마스크막을 에치백 또는 CMP 하는 것을 포함할 수 있다.
상기 제1 마스크 패턴 및 상기 제2 마스크 패턴은 각각 보강 패턴, 상기 제1 희생막, 상기 제2 희생막 및 상기 몰드막에 대하여 식각선택비를 갖는 물질로 형성 할 수 있다.
상기 보강 패턴은 상기 제1 희생막, 상기 제2 희생막 및 상기 몰드막에 대하여 식각선택비를 갖는 물질로 형성할 수 있다.
상기 반도체 기판은 상기 층간 절연막 아래에 게이트 전극, 소스 영역 및 드레인 영역을 포함하는 트랜지스터를 더 포함할 수 있다. 이때, 상기 스토리지 노드 콘택은 상기 트랜지스터의 상기 소스 영역 또는 드레인 영역의 어느 하나에 전기적으로 연결될 수 있다.
상기 반도체 기판은 상기 층간 절연막 아래에 상기 보강 패턴과 평행한 방향의 비트라인을 더 포함할 수 있다.
이어서, 노출된 상기 스토리지 노드 전극들 상에 유전막 및 상부 전극막을 순차적으로 형성할 수 있다.
반도체 메모리 소자의 스토리지 노드 전극을 자기정렬 이중 패터닝을 사용하여 2개의 기둥을 갖도록 형성하고, 이때 보강 패턴을 마스크로 사용하여 스토리지 노드 전극을 노드 분리하면서 스토리지 노드 전극을 지지할 수 있다.
기둥 형태로 스토리지 노드 전극을 형성함으로써 디자인 룰이 감소함에 따라 실린더형 구조 형성의 단점, 예를 들면, 실린더 내부에 유전막을 컨포멀하게 형성하기 어려운 점 등을 극복할 수 있고, 기둥을 2개로 나누어 형성함으로써 정전용량을 증가시킬 수 있다. 이때 자기정렬 이중 패터닝에 의하여 포토리소그래피 공정의 한계를 극복할 수 있고, 보강 패턴이 커패시터가 쓰러지지 않도록 지지하여 반 도체 메모리 소자의 신뢰성을 확보할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하여 위하여 과장된 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다. 한편, 본 명세서에서 "위"에 있다고 표현한 것은 바로 위에 있는 것뿐만 아니라 다른 층을 사이에 둔 것을 포함한다.
도 1은 본 발명의 일 실시예에 의한 반도체 메모리 소자의 커패시터 형성방법을 설명하기 위한 반도체 메모리 소자의 개략적인 레이아웃도이다. 도 1을 참조하면, 스토리지 노드 전극(160)이 워드라인(103)과 비트라인(105) 사이의 스토리지 노드 콘택(112) 위에 2개로 분리되어 형성된다. 그리고 비트라인(105)과 같은 위치에 스토리지 노드 전극(160)을 지지하기 위한 보강 패턴(131)이 형성된다.
도 2a, 도 3a,...,도 11a, 도 12a는 도 1의 반도체 메모리 소자의 커패시터 형성방법을 설명하기 위한 공정 단계별 사시도들이다. 도 2b, 도 3b,...,도 11b, 도 12b는 도 2a, 도 3a,...,도 11a, 도 12a를 Ⅰ-Ⅰ 방향 및 Ⅱ-Ⅱ 방향으로 자른 단면도들이다. 도 2a, 도 3a,...,도 11a, 도 12a의 Ⅰ-Ⅰ 방향 및 Ⅱ-Ⅱ 방향은 도 1의 Ⅰ-Ⅰ 방향 및 Ⅱ-Ⅱ 방향과 같은 방향들이다.
먼저, 도 2a 및 도 2b를 참조하면, 스토리지 노드 콘택(112)를 포함하는 반도체 기판의 층간 절연막(110) 위에 식각정지막(113) 및 몰드막(120)을 차례로 형성한다. 층간 절연막(110) 아래에는 게이트 전극 및 소스/드레인을 포함하는 트랜지스터(미도시)가 형성되어 있다. 스토리지 노드 콘택(112)는 트랜지스터(미도시)의 소스/드레인의 어느 하나에 전기적으로 연결되어 있다. 한편, 트랜지스터(미도시)의 게이트 전극 위로 상기 게이트 전극의 방향과 수직 방향으로 비트 라인(미도시)이 형성되어 있다. 이때 스토리지 노드 콘택(112)는 비트 라인과 같은 층에 형성될 수 있다.
몰드막(120)은 기둥(pillar) 형태의 스토리지 노드 전극을 형성하는 틀(mold)을 제공하게 된다. 몰드막(120)은 예를 들면, TEOS, HDP 산화물, PSG, USG, BPSG 또는 SOG와 같은 실리콘 산화막으로 형성할 수 있다. 식각정지막(113)은 이후 공정에서 몰드막(120) 식각시 몰드막(120) 아래의 층간 절연막(110)이 식각되는 것을 방지하는 역할을 한다. 식각정지막(113)은 몰드막(120)에 대하여 식각 선택비를 갖는 물질, 예를 들면 실리콘 질화막으로 형성할 수 있다.
이어서 도 3a 및 도 3b를 참조하면, 몰드막(120) 위에 보강막(131)과 보강 마스크막(133)을 차례로 형성하고 사진식각 공정에 의하여 보강 패턴(131)과 보강 마스크 패턴(133)의 보강 구조(130)을 형성한다. 보강 패턴(131)은 이후 형성될 기둥 형태의 스토리지 노드 전극들이 쓰러지지 않도록 스토리지 노드 전극들을 위에서 지지하는 역할을 한다. 보강막(131)은 몰드막(120)에 대하여 식각 선택비를 갖는 물질, 예를 들면 실리콘 질화막으로 형성할 수 있다. 보강 마스크막(133)은 보강 패턴(131) 및 몰드막(120) 모두에 대하여 식각 선택비를 갖는 물질, 예를 들면, 폴리실리콘막 또는 텅스텐막으로 형성할 수 있다. 보강 마스크 패턴(133)은 이후 몰드막(120)을 식각할 때 식각 마스크의 역할을 하며 보강 패턴(131)을 보호한다. 만일 보강 패턴(131)이 몰드막(120)을 식각을 식각할 동안 식각 마스크 역할을 충분히 할 수 있으면 보강 마스크 패턴(133)이 생략될 수도 있다. 한편, 보강 패턴(131)과 보강 마스크 패턴(133) 사이에 버퍼막(미도시)을 더 형성할 수 있다. 버퍼막(미도시)은 예를 들면, 실리콘 산화막으로 형성할 수 있다. 보강 패턴(131)은 비트 라인과 동일한 방향의 라인 형태로 형성할 수 있다. 예를 들면, 보강 패턴(131)은 비트 라인과 오버랩되도록 형성할 수 있다.
도 4a 및 도 4b를 참조하면, 보강 패턴(131)과 보강 마스크 패턴(133)의 보강 구조(130) 사이에 제1 희생막(135)을 형성한다. 제1 희생막(135)을 형성하기 위하여 보강 구조(130) 사이의 공간을 메우도록 보강 패턴(131)과 보강 마스크 패턴(133)에 대하여 식각 선택비를 갖는 막, 예를 들면 고밀도 플라즈마(HDP) 산화막과 같은 실리콘 산화막을 형성한다. 그리고 보강 마스크 패턴(133)을 정지막으로 삼고 상기 막을 에치백 또는 화학적 기계적 평탄화(CMP)하여 제1 희생막(135)을 형성한다.
도 5a 및 도 5b를 참조하면, 보강 패턴(131)과 보강 마스크 패턴(133)의 보강 구조(130) 과 제1 희생막(135) 위로 제1 마스크막(141)을 형성한다. 제1 마스크막(141)은 몰드막(120), 제1 희생막(135) 및 보강 패턴(131)에 대하여 식각 선택비를 갖는 물질로 형성한다. 제1 마스크막(141)은 보강 마스크 패턴(133)과 동일 한 물질로 형성할 수 있고, 예를 들면, 폴리실리콘막 또는 텅스텐막으로 형성할 수 있다.
도 6a 및 도 6b를 참조하면, 제1 마스크막(141)을 패터닝하여 제1 마스크 패턴(141)을 형성한다. 제1 마스크 패턴(141)은 자기정렬 이중패터닝(SADP: self aligned double pattering)에 의하여 마스크 패턴을 형성하기 위한 1차 패턴이 된다. 마스크 패턴은 보강 패턴 보강 구조(130)와 함께 몰드막(120) 내에 스토리지 노드 전극용 홀을 형성하기 위한 식각 마스크이다. 제1 마스크 패턴(141)은 보강 패턴(131)과 수직으로 교차하는 라인 형태로 형성된다. 이때 제1 마스크 패턴(141)의 평면상(레이아웃상)의 위치가 스토리지 노드 콘택(112) 사이에 오도록 형성된다. 제1 마스크 패턴(141)은 예를 들면, 워드라인과 오버랩되도록 형성할 수 있다. 한편, 제1 마스크 패턴(141)의 패터닝시 제1 희생막(135) 내에 이후 형성될 제2 희생막의 두께에 대응되는 깊이의 트렌치(미도시)를 형성할 수도 있다.
도 7a 및 도 7b를 참조하면, 제1 마스크 패턴(141)을 균일한 두께로 덮도록 제2 희생막(142)을 형성한다. 인접한 제1 마스크 패턴(141)의 마주보는 측벽에 형성된 제2 희생막의 측벽 패턴들(142a) 사이에 트렌치(143)가 형성된다. 제2 희생막(142)은 제1 마스크 패턴(141)이 제2 희생막(142)에 대하여 식각 선택비를 갖는 막, 예를 들면, 실리콘 산화막으로 형성할 수 있다. 제2 희생막(142)의 실리콘 산화막은 화학기상증착(CVD: chemical vapor deposition) 또는 원자층 증착법(ALD: atomic layer deposition)으로 형성할 수 있다. 제2 희생막(142)의 두께는 이후 형성될 스토리지 노드 전극용 홀의 Ⅰ-Ⅰ 방향의 너비를 결정한다. 스토리지 노드 전극용 홀의 Ⅱ-Ⅱ 방향의 너비는 보강 패턴(131) 사이의 거리에 의해 결정된다.
도 8a 및 도 8b를 참조하면, 제2 희생막(142)의 트렌치(143)를 메우도록 제2 마스크막(144)를 형성한 후 제1 마스크막(141)의 상면이 노출되도록 제2 마스크막(144) 및 제2 희생막(142)을 에치백 또는 CMP 하여 상기 트렌치(143) 내에 제2 마스크 패턴(144)을 형성한다. 다르게는 트렌치(143)를 메우도록 제2 마스크막(144)를 형성한 후 제2 희생막(142)의 상면이 노출되도록 제2 마스크막(144)만을 에치백 또는 CMP 하여 상기 트렌치(143) 내에 제2 마스크 패턴을 형성할 수 있다. 제1 마스크 패턴을 1차 패턴으로 하여 자기 정렬 이중 패터닝에 의하여 제2 희생막(142)과 제2 마스크 패턴(144)을 형성하였다.
제1 마스크 패턴(141)의 평면상(레이아웃상)의 위치가 스토리지 노드 콘택들(112) 사이에 있으므로, 제2 희생막의 측벽 패턴들(142a)과 그 사이의 제2 마스크 패턴(144)의 평면상 위치는 스토리지 노드 콘택(112)와 오버랩된다.
도 9a 및 도 9b를 참조하면, 제1 마스크 패턴(141)과 제2 마스크 패턴(144)를 마스크로 삼고 제2 희생막(142), 제1 희생막(135) 및 몰드막(120)을 이방성 식각하여 스토리지 노드 콘택(112)를 노출시키는 스토리지 노드 전극용 홀(152)을 형성한다. 먼저 제1 마스크 패턴(141)과 제2 마스크 패턴(142) 사이의 제2 희생막의 측벽 패턴(142a)이 제거되어 개구부(151)를 형성하고, 이어서 개구부(151) 아래의 제1 희생막(135)과 몰드막(120)이 제거되어 스토리지 노드 전극용 홀(152)이 형성된다.
제2 마스크 패턴(144) 형성시 제2 희생막(142)의 상면을 노출시키도록 제2 마스크막(144)만을 에치백 또는 CMP 한 경우에는 스토리지 노드 전극용 홀(152)의 형성을 위한 이방성 식각시 먼저 제1 마스크 패턴(141) 위의 제2 희생막(142)이 제거되고, 이어서 노출된 제1 마스크 패턴(141)과 제2 마스크 패턴(142) 사이의 제2 희생막의 측벽 패턴(142a)이 제거되어 개구부(151)를 형성한다. 그리고 제1 마스크 패턴(141)과 제2 마스크 패턴(142)이 마스크가 되어 개구부(151) 아래의 제1 희생막(135)과 몰드막(120)이 제거되어 스토리지 노드 전극용 홀(152)이 형성된다.
스토리지 노드 전극용 홀(152)은 제1 방향(Ⅰ-Ⅰ)의 라인 형태의 보강 구조(130)와 상기 제1 방향과 수직하는 제2 방향(Ⅱ-Ⅱ)의 라인 형태의 마스크 패턴들(141, 144)이 서로 교차하면서 생기는 공간에 형성되므로 셀 별로 분리된다. 즉, 보강 패턴(131)을 포함하는 보강 구조(130)는 마스크 패턴들(141, 144)에 의하여 형성되는 라인 형태의 스토리지 노드 전극용 홀(152)을 셀 별로 노드 분리하는 역할을 한다. 앞에서 설명한 바와 같이 보강 구조(130) 상부의 보강 마스크 패턴(133)은 몰드막(120)이 식각되는 동안 식각 마스크 역할을 하면서 보강 패턴(131)을 보호한다.
도 10a 및 도 10b를 참조하면, 스토리지 노드 전극용 홀(152) 형성 후 상기 제1 마스크 패턴(141), 제2 마스크 패턴(142) 및 보강 마스크 패턴(133)을 제거한다. 보강 패턴(131)과 보강 마스크 패턴(133) 사이에 버퍼막(미도시)이 사용된 경우에는 상기 버퍼막도 제거한다. 제1 마스크 패턴(141), 제2 마스크 패턴(142) 및 보강 마스크 패턴(133)의 제거는 보강 패턴(131)을 정지막으로 삼고 제1 마스크 패턴(141), 제2 마스크 패턴(142) 및 보강 마스크 패턴(133)을 에치백 또는 CMP 하여 이루어질 수 있다. 이때 보강 마스크 패턴(133) 사이에 남아있는 제1 희생막(135) 부분도 함께 제거될 수 있다. 그러면 보강 패턴(131) 및 상기 보강 패턴(131)과 같은 층에 형성된 제1 희생막(135)의 상면이 노출된다.
도 11a 및 도 11b를 참조하면, 스토리지 노드 전극용 홀(152)을 채우도록 도전막(160)을 형성한 후, 보강 패턴(131) 또는 제1 희생막(135)을 정지막으로 삼고 도전막(160)을 에치백 또는 CMP 하여 기둥 형태의 스토리지 노드 전극(160)을 형성한다. 도전막(160)으로 도전성 폴리실리콘 또는 금속막을 형성할 수 있다. 금속막은 예를 들면, 백금(Pt), 루테늄(Ru), 이리듐(Ir)과 같은 귀금속(noble metal)과 이들의 전도성 산화막(RuO2, IrO2), 티타늄(Ti), 텅스텐(W), 탄탈륨(Ta) 같은 내화성 금속(refractory metal)과 이들의 전도성 질화막(TiN, TaN, WN) 중의 하나 또는 이들의 복합막으로 형성할 수 있다.
도 12a 및 도 12b를 참조하면, 스토리지 노드 전극(160) 및 보강 패턴(131)을 남기고 등방성 식각에 의하여 제1 희생막(135) 및 몰드막(120)을 제거한다. 등방성 식각은 예를 들면, 물, 불화암모늄 및 불산을 포함하는 식각 용액을 사용하여 수행할 수 있다. 상기 식각 용액에 의하여 실리콘 산화막인 제1 희생막(135) 및 몰드막(120)이 선택적으로 제거될 수 있다. 이때 식각정지막(113)이 아래의 층간절연막(110)이 식각되는 것을 막는다.
제1 희생막(135) 및 몰드막(120)이 제거된 후 수직 방향의 기둥 형태의 스토리지 노드 전극(160)과 상기 스토리지 노드 전극(160) 사이에서 수평 방향으로 연 장되는 보강 패턴(131)이 남는다. 좁은 단면적과 큰 높이를 갖는 스토리지 노드 전극의 기둥(160)은 인접한 기둥(160)과 맞닿거나 쓰러지는 경우 없이 수평 빔 형태의 보강 패턴(131)에 의하여 안정되게 지지될 수 있다.
이어서, 도시하지는 않았으나, 스토리지 노드 전극(160) 상에 유전막을 형성하고 상부 전극막을 형성한다. 상부 전극막은 콘택(미도시)에 의하여 상부 전극막 위의 배선과 전기적으로 연결될 수 있다.
본 발명의 실시예에 의하면, 도 1 및 도 12a 에 보이는 바와 같이 하나의 스토리지 노드 콘택(112)에 대하여 두 개의 기둥형 스토리지 노드 전극(160)이 접촉하고 있다. 즉, 하나의 셀에서 두 개의 커패시터가 병렬로 연결되어 있다. 두 개의 기둥형 스토리지 노드 전극를 사용함으로써 하나의 기둥형 스토리지 노드 전극를 사용하는 경우에 비하여 표면적이 늘어나므로 정전용량이 증가한다. 또한, 기둥형 스토리지 노드 전극을 형성함으로써, 디자인 룰의 감소와 함께 커패시터가 차지할 수 있는 기판의 표면적(foot print)이 작아짐에 따라 실린더 내부를 유전체와 상부 전극물질로 채우는 것이 매우 어려워지는 실린더형 커패시터의 문제점을 극복할 수 있다. 또한, SADP 를 이용함으로써 노광 공정의 한계를 극복할 수 있고, 보강 패턴을 사용함으로써 스토리지 노드 전극을 셀 별로 분리할 수 있다.
도 13은 트랜지스터와 비트라인을 포함하는 하부 구조가 형성된 반도체 기판 위에 본 발명의 실시예에 의하여 커패시터가 형성된 반도체 메모리 소자를 도시한 사시도이다. 도 13의 앞쪽 단면은 비트라인의 진행방향에 대하여 수직으로 자른 단면이다.
도 13을 참조하면, 반도체 기판(200)에 형성된 소자분리막(201)에 의하여 활성 영역(202)가 한정되어 있고, 활성 영역(202)에는 소스/드레인 영역(202)이 형성되어 있다. (도 13의 왼쪽 단면의 소자분리막(201)은 편의상 비트라인과 나란한 라인 형태로 도시되었으나 활성영역의 형태에 따라 여러가지 형태를 가질 수 있다.) 제1층간 절연막(212) 내에 콘택 패드(213)가 소스/드레인 영역(202)과 접촉하도록 형성되어 있다. 도 13에서 보이지는 않으나 콘택 패드(213) 앞뒤로 워드라인 구조물이 비트라인(220)에 수직한 방향으로 진행한다.
제2 층간 절연막(214) 위로 비트라인 구조물(220)이 형성되어 있다. 비트라인 구조물(220)은 비트라인(221), 비트라인(221) 위의 비트라인 마스크막(222) 및 비트라인(221)과 비트라인 마스크막(222) 측벽의 비트라인 스페이서(223)를 포함한다. 비트라인 마스크막(222) 및 비트라인 스페이서(223)는 이후 공정에서 스토리지 노드 콘택홀 형성을 위한 제3 층간 절연막(224) 식각 시 비트라인(221)을 보호할 수 있다.
스토리지 노드 콘택(226)이 제3 층간 절연막(224) 및 제2 층간 절연막(214)을 관통하여 콘택 패드(213)과 접촉하도록 형성되어 있다. 도 13에 나타나지 않은 콘택 패드(213)의 일부는 비트라인 콘택(미도시)과 연결되어 있다. 스토리지 노드 콘택(226) 위로 스토리지 노드 전극(230)이 기둥 형태로 형성되어 있고, 보강 패턴(232)이 스토리지 노드 전극(230)들 사이에서 비트라인 방향으로 진행하면서 스토리지 노드 전극(230)들을 노드 분리하면서 지지하고 있다. 여기서 스토리지 노드 전극(230)은 하나의 스토리지 노드 콘택(226) 위에 분리된 두 개의 기둥 형태로 형성되어 있다.
이상에서 본 발명의 실시예에 대하여 상세히 설명하였지만, 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1은 본 발명의 일 실시예에 의한 반도체 메모리 소자의 커패시터 형성방법을 설명하기 위한 반도체 메모리 소자의 개략적인 레이아웃도이다.
도 2a, 도 3a,...,도 11a, 도 12a는 도 1의 반도체 메모리 소자의 커패시터 형성방법을 설명하기 위한 공정 단계별 사시도들이다.
도 2b, 도 3b,...,도 11b, 도 12b는 도 2a, 도 3a,...,도 11a, 도 12a를 Ⅰ-Ⅰ 방향 및 Ⅱ-Ⅱ 방향으로 자른 단면도들이다.
도 13은 트랜지스터와 비트라인을 포함하는 하부 구조가 형성된 반도체 기판 위에 본 발명의 실시예에 의하여 커패시터가 형성된 반도체 메모리 소자를 도시한 사시도이다.
* 도면의 주요 부분에 대한 부호의 설명 *
103: 워드라인 105: 비트라인
110: 층간 절연막 112: 스토리지 노드 콘택
113: 식각정지막 120: 몰드막
131: 보강 패턴 133: 보강 마스크 패턴
135: 제1 희생막 141: 제1 마스크 패턴
142: 제2 희생막 142a: 제2 희생막의 측벽패턴
143: 트렌치 144: 제2 마스크 패턴
151: 개구부 152: 스토리지 노드 전극용 홀
160: 스토리지 노드 전극 200: 반도체 기판
201: 소자분리막 202: 소스/드레인 영역
212: 제1층간 절연막 213: 콘택 패드
220: 비트라인 224: 제3 층간 절연막
226: 스토리지 노드 콘택 230: 스토리지 노드 전극
232: 보강 패턴

Claims (10)

  1. 반도체 기판 위에 스토리지 노드 콘택들을 포함하는 층간 절연막을 형성하는 단계;
    상기 층간 절연막 위에 식각 정지막 및 몰드막을 순차적으로 형성하는 단계;
    상기 몰드막 위에 제1 방향의 복수의 라인 형태의 보강 구조들 및 상기 보강 구조들 사이를 채우는 제1 희생막을 형성하는 단계;
    상기 보강 구조들 및 상기 제1 희생막 위로 상기 제1 방향과 교차하는 제2 방향의 복수의 라인 형태의 제1 마스크 패턴들, 상기 제1 마스크 패턴들을 균일한 두께로 커버하는 제2 희생막 및 인접한 상기 제1 마스크 패턴들 사이에서 상기 제2 희생막이 형성하는 트렌치들 안의 제2 마스크 패턴들을 순차적으로 형성하는 단계;
    상기 스토리지 노드 콘택들을 노출시키는 스토리지 노드 전극 용 홀들을 형성하도록 상기 제1 마스크 패턴들, 상기 제2 마스크 패턴들 및 상기 보강 구조들을 마스크로 삼고 상기 제2 희생막, 제1 희생막 및 상기 몰드막을 식각하는 단계;
    상기 스토리지 노드 전극 용 홀들 형성 후 상기 보강 구조들이 노출되도록 상기 제1 마스크막 패턴들 및 상기 제2 마스크 패턴들을 제거하는 단계;
    상기 제2 마스크 패턴들을 제거한 후 상기 스토리지 노드 전극 용 홀들을 도전성 물질로 메우고 상기 보강 구조들이 노출되도록 상기 도전성 물질을 에치백하여 스토리지 노드 전극들을 형성하는 단계; 및
    상기 보강 구조들 및 상기 스토리지 노드 전극들을 남기고 상기 제1 희생막 및 상기 몰드막을 제거하는 단계; 를 포함하는 반도체 메모리 소자의 커패시터 형성 방법.
  2. 제1 항에 있어서, 하나의 상기 스토리지 노드 콘택 위로 두 개의 상기 스토리지 노드 전극들을 형성하기 위하여, 상기 제2 희생막 중 상기 제1 마스크 패턴의 측벽을 커버하는 부분을 상기 스토리지 노드 콘택 위로 형성 하는 반도체 메모리 소자의 커패시터 형성 방법.
  3. 제1 항에 있어서, 상기 보강 구조들은 하부의 보강 패턴 및 상부의 보강 마스크막 패턴을 포함하며, 상기 보강 구조들이 노출되도록 상기 제1 마스크막 패턴들 및 상기 제2 마스크 패턴들을 제거하는 단계는 상기 보강 패턴이 노출되도록 상기 보강 마스크막 패턴을 제거하는 것을 포함하는 반도체 메모리 소자의 커패시터 형성 방법.
  4. 제1 항에 있어서, 상기 제2 마스크 패턴들의 형성은 상기 제2 희생막이 형성하는 상기 트렌치를 메우도록 상기 반도체 기판 위에 제2 마스크막을 형성하는 단계; 및
    상기 제1 마스크막이 노출되도록 상기 제2 마스크막 및 상기 제2 희생막을 에치백 또는 CMP 하는 단계; 를 포함하는 반도체 메모리 소자의 커패시터 형성 방법.
  5. 제1 항에 있어서, 상기 제2 마스크 패턴들의 형성은 상기 제2 희생막이 형성하는 상기 트렌치를 메우도록 상기 반도체 기판 위에 제2 마스크막을 형성하는 단계; 및
    상기 제2 희생막이 노출되도록 상기 제2 마스크막을 에치백 또는 CMP 하는 단계;를 포함하는 반도체 메모리 소자의 커패시터 형성 방법.
  6. 제1 항에 있어서, 상기 제1 마스크 패턴 및 상기 제2 마스크 패턴은 각각 보강 패턴, 상기 제1 희생막, 상기 제2 희생막 및 상기 몰드막에 대하여 식각선택비를 갖는 물질로 형성하는 반도체 메모리 소자의 커패시터 형성 방법.
  7. 제3 항에 있어서, 상기 보강 패턴은 상기 제1 희생막, 상기 제2 희생막 및 상기 몰드막에 대하여 식각선택비를 갖는 물질로 형성하는 반도체 메모리 소자의 커패시터 형성 방법.
  8. 제1 항에 있어서, 상기 반도체 기판은 상기 층간 절연막 아래에 게이트 전극, 소스 영역 및 드레인 영역을 포함하는 트랜지스터를 더 포함하고, 상기 스토리지 노드 콘택은 상기 트랜지스터의 상기 소스 영역 또는 드레인 영역의 어느 하나에 전기적으로 연결되는 반도체 메모리 소자의 커패시터 형성 방법.
  9. 제3 항에 있어서, 상기 반도체 기판은 상기 층간 절연막 아래에 상기 보강 패턴과 평행한 방향의 비트라인을 더 포함하는 반도체 메모리 소자의 커패시터 형성 방법.
  10. 제1 항에 있어서, 노출된 상기 스토리지 노드 전극들 상에 유전막 및 상부 전극막을 순차적으로 형성하는 단계를 더 포함하는 반도체 메모리 소자의 커패시터 형성 방법.
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