KR20240052535A - 집적회로 소자 - Google Patents

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KR20240052535A
KR20240052535A KR1020220132718A KR20220132718A KR20240052535A KR 20240052535 A KR20240052535 A KR 20240052535A KR 1020220132718 A KR1020220132718 A KR 1020220132718A KR 20220132718 A KR20220132718 A KR 20220132718A KR 20240052535 A KR20240052535 A KR 20240052535A
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integrated circuit
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circuit device
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송호주
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Abstract

집적회로 소자는 복수의 활성 영역을 갖는 기판; 상기 기판 내에 매립되어 상기 복수의 활성 영역을 가로질러 제1 수평 방향으로 길게 연장되는 복수의 워드 라인; 상기 기판 상에서 상기 제1 수평 방향에 수직인 제2 수평 방향으로 길게 연장된 복수의 비트 라인; 상기 기판 상에서 상기 복수의 비트 라인보다 수직 방향에서 낮은 레벨에 배치되며 상기 복수의 활성 영역에 접하는 복수의 도전성 확장 패드(conductive expanded pad), 및 상기 복수의 비트 라인 각각의 사이에서 상기 복수의 도전성 확장 패드에 연결되며 상기 수직 방향으로 연장되는 복수의 도전성 콘택 플러그를 포함하는 복수의 도전성 수직 구조물; 및 상기 복수의 비트 라인 각각의 사이에서 상기 복수의 도전성 수직 구조물을 서로 이격시키며, 상기 복수의 도전성 수직 구조물에 접하며 평탄하게 연장되는 측벽을 갖는 복수의 분리 펜스;를 포함한다.

Description

집적회로 소자{INTEGRATED CIRCUIT DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명의 기술적 사상은 집적회로 소자에 관한 것으로, 특히 매립된 워드 라인을 가지는 집적회로 소자 및 이의 제조 방법에 관한 것이다.
집적회로 소자의 집적도가 증가함에 따라 도전 라인들의 피치가 감소된다. 인접한 도전 영역들 사이의 신뢰성 있는 전기적 접속을 확보하기 위한 기술이 필요하다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 다운-스케일링에 따라 축소된 면적의 소자 영역을 가지는 집적회로 소자에서 인접한 도전 영역들 사이의 신뢰성 있는 전기적 접속을 확보할 수 있는 구조를 가지는 집적회로 소자를 제공하는 것이다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 다운-스케일링에 따라 축소된 면적의 소자 영역을 가지는 집적회로 소자에서 인접한 도전 영역들 사이의 신뢰성 있는 전기적 접속을 확보할 수 있는 구조를 가지는 집적회로 소자의 제조 방법을 제공하는 것이다.
상술한 기술적 과제를 해결하기 위한 일부 실시예들에 따르면, 집적회로 소자가 제공된다. 상기 집적회로 소자는, 복수의 활성 영역을 갖는 기판; 상기 기판 내에 매립되어 상기 복수의 활성 영역을 가로질러 제1 수평 방향으로 길게 연장되는 복수의 워드 라인; 상기 기판 상에서 상기 제1 수평 방향에 수직인 제2 수평 방향으로 길게 연장된 복수의 비트 라인; 상기 기판 상에서 상기 복수의 비트 라인보다 수직 방향에서 낮은 레벨에 배치되며 상기 복수의 활성 영역에 접하는 복수의 도전성 확장 패드(conductive expanded pad), 및 상기 복수의 비트 라인 각각의 사이에서 상기 복수의 도전성 확장 패드에 연결되며 상기 수직 방향으로 연장되는 복수의 도전성 콘택 플러그를 포함하는 복수의 도전성 수직 구조물; 및 상기 복수의 비트 라인 각각의 사이에서 상기 복수의 도전성 수직 구조물을 서로 이격시키며, 상기 복수의 도전성 수직 구조물에 접하며 평탄하게 연장되는 측벽을 갖는 복수의 분리 펜스;를 포함한다.
상술한 기술적 과제를 해결하기 위한 일부 실시예들에 따르면, 집적회로 소자가 제공된다. 상기 집적회로 소자는, 복수의 활성 영역을 가지는 기판; 상기 기판 내에 매립되어 상기 복수의 활성 영역을 가로질러 제1 수평 방향으로 길게 연장되는 복수의 워드 라인; 상기 기판 상에 배치되며, 상기 복수의 활성 영역에 연결되는 복수의 도전성 확장 패드; 상기 복수의 도전성 확장 패드 사이에 배치되는 복수의 패드 분리 구조물; 상기 복수의 활성 영역에 연결되는 복수의 다이렉트 콘택; 상기 복수의 다이렉트 콘택과 상기 복수의 패드 분리 구조물 상에서 상기 제1 수평 방향에 수직인 제2 수평 방향으로 연장되며, 상기 복수의 다이렉트 콘택에 연결되는 복수의 비트 라인; 상기 복수의 도전성 확장 패드 상에서 수직 방향으로 연장되며 상기 도전성 확장 패드에 연결되는 복수의 도전성 플러그; 및 상기 복수의 도전성 확장 패드 및 상기 복수의 도전성 플러그를 일체의 구조로서 함께 관통하며, 평탄하게 연장되는 측벽을 갖는 복수의 분리 펜스;를 포함한다.
상술한 기술적 과제를 해결하기 위한 일부 실시예들에 따르면, 집적회로 소자가 제공된다. 상기 집적회로 소자는, 서로 이격된 복수의 활성 영역을 갖는 기판; 상기 기판 내에 매립되어 상기 복수의 활성 영역을 가로질러 제1 수평 방향으로 길게 연장되는 복수의 워드 라인; 상기 기판 상에서 제1 수평 방향으로 이격되며, 상기 제1 수평 방향에 교차하는 제2 수평 방향을 따라 길게 연장된 복수의 비트 라인과 상기 복수의 비트 라인의 양 측벽을 덮는 복수의 스페이서 구조물을 포함하는 복수의 비트 라인 구조물; 상기 복수의 활성 영역과 상기 복수의 비트 라인을 연결하는 복수의 다이렉트 콘택; 상기 복수의 비트 라인 구조물 하에서 복수의 다이렉트 콘택을 사이에 두고 제2 수평 방향으로 서로 이격되는 복수의 패드 분리 구조물; 상기 복수의 비트 라인 구조물 사이에서, 상기 복수의 패드 분리 구조물을 사이에 두고 상기 제1 수평 방향으로 서로 이격되는 복수의 도전성 확장 패드, 및 상기 복수의 도전성 확장 패드에 접하며 수직 방향으로 연장되는 복수의 도전성 콘택 플러그를 포함하는 복수의 도전성 수직 구조물; 및 상기 제2 수평 방향을 따라 배열되며 상기 복수의 도전성 수직 구조물 사이에 배치되고, 측면이 상기 복수의 도전성 확장 패드와 상기 도전성 콘택 플러그 사이의 계면과 접촉하는 부분에서 평탄하게 연장되는 복수의 분리 펜스;를 포함한다.
본 발명의 기술적 사상에 의한 집적회로 소자는 도전성 플러그 및 도전성 확장 패드를 함께 관통하는 분리 펜스를 포함하여, 다운-스케일링에 따라 축소된 면적의 소자 영역을 가지는 집적회로 소자에서 인접한 도전 영역들 사이의 신뢰성 있는 전기적 접속을 확보할 수 있다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 메모리 셀 어레이 영역의 일부 구성들을 설명하기 위한 개략적인 평면 레이아웃이다.
도 2a 및 도 2b는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자를 설명하기 위한 도면들로서, 도 2a는 도 1의 X1 - X1'선 단면 및 X2 - X2'선 단면의 일부 구성들의 단면도이고, 도 2b는 도 1의 Y1 - Y1'선 단면 및 Y2 - Y2'선 단면의 일부 구성들의 단면도이다.
도 3은 도 2b의 "EX1"로 표시된 부분의 확대도이다.
도 4a 및 도 4b는 종래 기술에 따른 집적회로 소자의 도 3의 EX1로 표시된 부분에 대응되는 부분의 확대도이다.
도 5a 및 도 5b는 다른 일부 실시예들에 따른 집적회로 소자를 설명하기 위한 도면들로서, 도 5a는 도 1의 X1 - X1'선 단면 및 X2 - X2'선 단면에 대응하는 일부 구성들의 단면도이고, 도 5b는 도 1의 Y1 - Y1'선 단면 및 Y2 - Y2'선 단면에 대응하는 일부 구성들의 단면도이다.
도 6 내지 도 16b는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들로서, 도 6, 8, 13, 15는 집적회로 소자의 메모리 셀 어레이 영역의 일부 구성들 나타낸 개략적인 평면 레이아웃들이고, 도 7a, 9a, 10a, 11a, 12a, 14a, 16a는 도 1의 X1 - X1'선 단면 및 X2 - X2'선 단면에 대응하는 일부 구성들의 단면도들이며, 도 7b, 9b, 10b, 11b, 12b, 14b, 16b는 도 1의 Y1 - Y1'선 단면 및 Y2 - Y2'선 단면에 대응하는 일부 구성들의 단면도들이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자(100)의 메모리 셀 어레이 영역의 일부 구성들을 설명하기 위한 개략적인 평면 레이아웃이다.
도 1을 참조하면, 집적회로 소자(100)는 평면 상에서 상호 직교하는 제1 수평 방향(X 방향) 및 제2 수평 방향(Y 방향)에 대하여 사선 방향으로 수평으로 연장되도록 배치된 복수의 활성 영역(ACT)을 포함할 수 있다.
예시적인 실시예들에 따르면, 복수의 워드 라인 구조물(WLS)이 복수의 활성 영역(ACT)을 가로질러 제1 수평 방향(X 방향)을 따라 상호 평행하게 연장될 수 있다. 복수의 워드 라인 구조물(WLS) 위에는 복수의 비트 라인 구조물(BLS)이 제2 수평 방향(Y 방향)을 따라 상호 평행하게 연장될 수 있다.
예시적인 실시예들에 따르면, 집적회로 소자(100)는 평면적으로 복수의 활성 영역(ACT) 중 인접한 두 활성 영역(ACT) 각각의 일부분을 포함하는 복수의 양각 셀 영역(ECA)을 포함할 수 있다. 예시적인 실시예들에 따르면, 집적회로 소자(100)는 복수의 양각 셀 영역(ECA) 바깥의 음각 리세스 공간(HRA) 내에서, 복수의 비트 라인 구조물(BLS)의 하부에 배치되는 복수의 다이렉트 콘택(DC)을 포함할 수 있다. 복수의 비트 라인 구조물(BLS)은 각각 다이렉트 콘택(DC)을 통해 활성 영역(ACT)에 연결될 수 있다.
예시적인 실시예들에 따르면, 복수의 양각 셀 영역(ECA)에서, 복수의 도전성 확장 패드(XP) 및 복수의 패드 분리 구조물(PI)이 배치될 수 있다. 예시적인 실시예들에 따르면, 복수의 패드 분리 구조물(PI)은 비트 라인 구조물(BLS) 하에 배치되며, 수직 방향(Z 방향)에서 비트 라인 구조물(BLS)과 중첩될 수 있다. 예시적인 실시예들에 따르면, 복수의 도전성 확장 패드(XP)는 제1 수평 방향(X 방향)에서 복수의 패드 분리 구조물(PI)을 사이에 두고 서로 이격될 수 있다.
예시적인 실시예들에 따르면, 복수의 도전성 확장 패드(XP) 상에 복수의 도전성 콘택 플러그(CP)가 배치될 수 있다. 예시적인 실시예들에 따르면, 복수의 도전성 콘택 플러그(CP)는 각각 도전성 확장 패드(XP)와 적어도 일부가 수직 방향(Z 방향)에서 중첩되도록 배치될 수 있다.
예시적인 실시예들에 따르면, 한 쌍의 도전성 확장 패드(XP) 및 도전성 확장 패드(XP) 상의 도전성 콘택 플러그(CP)를 포함하는 도전성 수직 구조물(CVS)이 정의될 수 있다. 예시적인 실시예들에 따르면, 복수의 도전성 수직 구조물(CVS)은 제2 수평 방향(Y 방향)을 따라 배열되며, 복수의 분리 펜스(PF)을 사이에 두고 제2 수평 방향(Y 방향)에서 서로 이격될 수 있다.
예시적인 실시예들에 따르면, 복수의 도전성 콘택 플러그(CP) 상에 복수의 도전성 랜딩 패드(LP)가 배치될 수 있다. 복수의 도전성 랜딩 패드(LP)는 각각 도전성 콘택 플러그(CP)와 적어도 부분적으로 수직 방향(Z 방향)에서 중첩되도록 배치될 수 있다. 예를 들면, 복수의 도전성 랜딩 패드(LP) 상에 복수의 커패시터 구조물(미도시)이 배치될 수 있고, 상기 복수의 커패시터 구조물(미도시)은 복수의 도전성 랜딩 패드(LP), 복수의 도전성 콘택 플러그(CP) 및 복수의 도전성 확장 패드(XP)를 통해 복수의 활성 영역(ACT)에 연결될 수 있다.
도 2a 및 도 2b는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자(100)를 설명하기 위한 도면들로서, 도 2a는 도 1의 X1 - X1'선 단면 및 X2 - X2'선 단면의 일부 구성들의 단면도이고, 도 2b는 도 1의 Y1 - Y1'선 단면 및 Y2 - Y2'선 단면의 일부 구성들의 단면도이다. 도 3은 도 2b의 "P1"로 표시된 부분의 확대도이다.
도 2a, 도 2b 및 도 3을 참조하면, 집적회로 소자(100)는 소자 분리 트렌치(112T)에 의해 복수의 활성 영역(ACT)이 정의된 기판(110)을 포함할 수 있다. 복수의 활성 영역(ACT)은 수평 방향(예를 들면, X 방향 및/또는 Y 방향)으로 서로 이격될 수 있다. 예시적인 실시예들에 따르면, 소자 분리 트렌치(112T)는 소자분리막(112)으로 채워질 수 있다. 소자분리막(112)은 기판(110) 상에서 복수의 활성 영역(ACT)을 포위할 수 있다.
예시적인 실시예들에 따르면, 소자 분리 트렌치(112T)의 저면 레벨은 소자분리 트렌치(112T)의 수평 방향(X 방향 및/또는 Y 방향) 폭에 따라 다양하게 될 수 있다. 소자 분리 트렌치(112T)의 수평 방향(X 방향 및/또는 Y 방향) 폭이 클수록 소자 분리 트렌치(112T)의 저면의 수직 레벨은 더 낮을 수 있다. 본 명세서에서 사용되는 용어 "수직 레벨"은 기판(110)의 상면(110U)으로부터 수직 방향(Z 방향 또는 -Z 방향)을 따르는 높이를 의미할 수 있다.
예시적인 실시예들에 따르면, 기판(110)은 실리콘, 예를 들면 단결정 실리콘, 다결정 실리콘, 또는 비정질 실리콘을 포함할 수 있다. 다른 예시적인 실시예들에 따르면, 기판(110)은 Ge, SiGe, SiC, GaAs, InAs, 및 InP 중에서 선택되는 적어도 하나를 포함할 수 있다. 본 명세서에서 사용되는 용어 "SiGe", "SiC", "GaAs", "InAs", "InP"등의 용어는 각각의 용어에 포함된 원소들로 이루어진 재료를 의미하는 것으로서, 화학양론적 관계를 나타내는 화학식이 아니며, 이하에서 서술되는 용어들에 대해서도 마찬가지로 이해될 수 있다. 예시적인 실시예들에 따르면, 기판(110)은 도전 영역, 예를 들면 도펀트가 도핑된 웰(well), 또는 도펀트가 도핑된 구조물을 포함할 수 있다. 예시적인 실시예들에 따르면, 소자분리막(112)은 실리콘 산화막, 실리콘 질화막, 또는 이들의 조합으로 이루어질 수 있다.
예시적인 실시예들에 따르면, 기판(110)에 제1 수평 방향(X 방향)으로 길게 연장되는 복수의 워드 라인 트렌치(120T)가 형성될 수 있고, 복수의 워드 라인 트렌치(120T) 내에 복수의 워드 라인 구조체(120)가 배치될 수 있다. 예를 들면, 복수의 워드 라인 구조체(120)는 기판(110) 내에 매립될 수 있다. 예시적인 실시예들에 따르면, 복수의 워드 라인 구조체(120)는 각각 게이트 유전막(122), 워드 라인(124) 및 절연 매몰 절연막(126)을 포함할 수 있다. 예시적인 실시예들에 따르면, 워드 라인(124)은 기판(110)의 상면(110U)보다 낮은 수직 레벨에 배치될 수 있고, 매몰 절연막(126)은 워드 라인 트렌치(120T) 내에서 워드 라인(124)을 덮을 수 있다. 예시적인 실시예들에 따르면, 게이트 유전막(122)은 워드 라인 트렌치(120T)의 내부 표면을 컨포멀하게 덮으며 워드 라인(124) 및 매몰 절연막(126)을 감쌀 수 있다. 예를 들면, 워드 라인 구조체(120)는 도 1에서 예시한 워드 라인 구조물(WLS)에 대응할 수 있다.
도 1, 도 2a 및 도 2b를 함께 참고하면, 기판(110) 상에 복수의 도전성 확장 패드(XP) 및 복수의 패드 분리 구조물(PI)이 배치될 수 있다. 예시적인 실시예들에 따르면, 복수의 도전성 확장 패드(XP) 각각은 복수의 활성 영역(ACT) 중에서 선택되는 어느 하나와 접할 수 있다. 예시적인 실시예들에 따르면, 복수의 패드 분리 구조물(PI)은 서로 다른 활성 영역(ACT)에 접하며 인접하게 배치된 두 개의 도전성 확장 패드(XP) 사이에 배치될 수 있다.
예시적인 실시예들에 따르면, 복수의 패드 분리 구조물(PI)의 하면(131L)은 복수의 도전성 확장 패드(XP)의 하면(130L)보다 낮은 수직 레벨을 가질 수 있다. 예를 들면, 복수의 패드 분리 구조물(PI)은 기판(110)의 상면(110U)을 부분적으로 관통할 수 있다.
예시적인 실시예들에 따르면, 복수의 도전성 콘택 플러그(CP)는 불순물이 도핑된 반도체 물질, 금속, 도전성 금속 질화물, 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 복수의 도전성 확장 패드(XP)는 루테늄(Ru), 티타늄(Ti), 탄탈륨(Ta), 니오븀(Nb), 이리듐(Ir), 몰리브덴(Mo), 텅스텐(W) 등의 금속, 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 니오븀 질화물(NbN), 몰리브덴 질화물(MoN), 텅스텐 질화물(WN) 등의 도전성 금속 질화물 중 적어도 하나를 포함할 수 있다. 예를 들면, 복수의 도전성 확장 패드(XP)는 도핑된 폴리실리콘막, 에피택셜 성장된 실리콘막, 또는 이들의 조합으로 이루어질 수 있다. 예시적인 실시예들에 따르면 복수의 패드 분리 구조물(PI) 산화막, 질화막 또는 이들의 조합으로 이루어질 수 있다.
예시적인 실시예들에 따르면, 복수의 도전성 확장 패드(XP) 및 복수의 패드 분리 구조물(PI) 상에 층간 절연막(132)이 배치될 수 있다. 예시적인 실시예들에 따르면, 층간 절연막(132)은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있고, 단일막 또는 다중막으로 이루어질 수 있다. 예를 들면, 층간 절연막(132)은 복수의 도전성 확장 패드(XP) 및 복수의 패드 분리 구조물(PI) 상에 차례로 형성된 실리콘 산화막, 실리콘 질화막으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
예시적인 실시예들에 따르면, 층간 절연막(132)은 복수의 패드 분리 구조물(PI)을 덮을 수 있고, 복수의 도전성 확장 패드(XP)의 일부분을 덮을 수 있다. 일부 실시예들에 있어서, 도전성 확장 패드(XP)는 수직 방향(Z 방향)에서 층간 절연막(132)과 중첩되는 부분 및 수직 방향(Z 방향)에서 층간 절연막(132)과 중첩되지 않는 부분을 포함할 수 있다. 다른 일부 실시예들에 있어서, 층간 절연막(132)은 도전성 확장 패드(XP)를 덮지 않을 수도 있다.
예시적인 실시예들에 따르면, 기판(110)의 일부 영역에서, 제1 리세스 공간(R1)이 형성될 수 있다. 예시적인 실시예들에 따르면, 제1 리세스 공간(R1)은 기판(110)을 부분적으로 관통할 수 있고, 제1 리세스 공간(R1)의 하면은 기판(110)의 상면(110U)보다 낮은 수직 레벨에 위치할 수 있다. 예시적인 실시예들에 따르면, 평면적 관점에서, 기판(110)에 제1 리세스 공간(R1)에 의해 양각 셀 영역(ECA) 및 음각 리세스 공간(HRA)이 정의될 수 있다. 예를 들면, 음각 리세스 공간(HRA)에서, 제1 리세스 공간(R1)에 의해 기판(110)의 활성 영역(ACT)의 일부분이 노출될 수 있다. 예를 들면, 기판(110) 상의 복수의 도전성 확장 패드(XP) 및 복수의 패드 분리 구조물(PI)은 양각 셀 영역(ECA)에서 제1 리세스 공간(R1)의 하면으로부터 돌출된 부분을 구성할 수 있다.
예시적인 실시예들에 따르면, 복수의 도전성 확장 패드(XP) 및 복수의 패드 분리 구조물(PI)은 양각 셀 영역(ECA)에 배치될 수 있다. 예시적인 실시예들에 따르면, 양각 셀 영역(ECA)에서, 복수의 도전성 확장 패드(XP)는 복수의 패드 분리 구조물(PI)을 사이에 두고 제1 수평 방향(X 방향)으로 서로 이격될 수 있다.
예시적인 실시예들에 따르면, 기판(110) 상에서 양각 셀 영역(ECA) 및 음각 리세스 공간(HRA)을 가로지르며 제2 수평 방향(Y 방향)으로 상호 평행하게 연장되는 복수의 비트 라인(BL)이 배치될 수 있다. 예시적인 실시예들에 따르면, 복수의 비트 라인(BL)은 제1 수평 방향(X 방향)으로 서로 이격될 수 있다. 예시적인 실시예들에 따르면, 복수의 비트 라인(BL)은 양각 셀 영역(ECA)에서 층간 절연막(132) 상에 배치될 수 있고, 음각 리세스 공간(HRA)에서 기판(110)의 복수의 활성 영역(ACT) 각각의 일부 영역 상에 배치될 수 있다. 이 경우, 양각 셀 영역(ECA)에서, 복수의 비트 라인(BL)은 층간 절연막(132)을 사이에 두고 패드 분리 구조물(PI)과 수직 방향(Z 방향)에서 중첩될 수 있다.
예시적인 실시예들에 따르면, 음각 리세스 공간(HRA)에서, 복수의 활성 영역(ACT) 각각의 일부 영역 상에 다이렉트 콘택(DC)이 배치될 수 있고, 복수의 비트 라인(BL)은 각각 다이렉트 콘택(DC)을 통해 활성 영역(ACT)에 연결될 수 있다. 예시적인 실시예들에 따르면, 다이렉트 콘택(DC)은 Si, Ge, W, WN, Co, Ni, Al, Mo, Ru, Ti, TiN, Ta, TaN, Cu, 또는 이들의 조합으로 이루어질 수 있다. 예시적인 실시예들에 따르면, 다이렉트 콘택(DC)은 도핑된 폴리실리콘막, 에피택셜 성장된 실리콘막 또는 이들의 조합으로 이루어질 수 있다.
예시적인 실시예들에 따르면, 복수의 비트 라인(BL)은 각각 기판(110) 상에 순차적으로 적층된 하부 도전 라인(142), 중간 도전 라인(144), 및 상부 도전 라인(146)을 포함할 수 있다. 예시적인 실시예들에 따르면, 복수의 비트 라인(BL)은 각각 절연 캡핑 패턴(148)에 의해 덮일 수 있다. 예를 들면, 절연 캡핑 패턴(148)은 수직 방향(Z 방향)에서 상부 도전 라인(146)의 상에 배치될 수 있다. 예를 들면, 음각 리세스 공간(HRA)에서, 비트 라인(BL)의 하부 도전 라인(142)의 상면과 다이렉트 콘택(DC)의 상면은 동일 평면 상에 배치될 수 있다.
예시적인 실시예들에 따르면, 평면적 관점에서, 복수의 패드 분리 구조물(PI) 비트 라인(BL) 하에서 복수의 다이렉트 콘택(DC)을 사이에 두고 제2 수평 방향(Y 방향)으로 서로 이격될 수 있다.
예시적인 실시예들에 따르면, 평면적 관점에서, 복수의 다이렉트 콘택(DC) 및 복수의 패드 분리 구조물(PI)은 비트 라인(BL) 하에서 서로 엇갈리도록 배치될 수 있다. 예를 들면, 복수의 다이렉트 콘택(DC) 및 복수의 패드 분리 구조물(PI)은 하나의 비트 라인(BL) 하에서 제2 수평 방향(Y 방향)을 따라 서로 교번하여 배치될 수 있다. 예를 들면, 복수의 다이렉트 콘택(DC) 및 복수의 패드 분리 구조물(PI)은 복수의 비트 라인(BL) 하에서 제1 수평 방향(X 방향)을 따라 서로 교번하여 배치될 수 있다.
도 2a 및 도 2b에는 복수의 비트 라인(BL)이 하부 도전 라인(142), 중간 도전 라인(144), 및 상부 도전 라인(146)을 포함하는 3 중 도전층 구조를 가지는 것으로 예시하였으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 예를 들면, 복수의 비트 라인(BL)은 단일 도전층, 이중 도전층, 또는 4 중 도전층 이상의 복수의 도전층의 적층 구조로 형성될 수도 있다.
예시적인 실시예들에 따르면, 하부 도전 라인(142)은 도핑된 폴리실리콘막으로 이루어질 수 있다. 중간 도전 라인(144) 및 상부 도전 라인(146)은 각각 Ti, TiN, TiSiN, 텅스텐(W), WN, 텅스텐 실리사이드(WSix), 텅스텐 실리콘 나이트라이드(WSixNy), 루테늄(Ru), 또는 이들의 조합을 포함하는 막으로 이루어질 수 있다. 예를 들면, 중간 도전 라인(144)은 TiN 막 및/또는 TiSiN 막으로 이루어지고, 상부 도전 라인(146)은 Ti, TiN, W, WN, WSixNy, Ru, 또는 이들의 조합을 포함하는 막으로 이루어질 수 있다. 절연 캡핑 패턴(148)은 실리콘 질화막으로 이루어질 수 있다.
도 2a 및 도 2b를 참조하면, 제1 리세스 공간(R1)은 다이렉트 콘택(DC), 제1 내측 절연 스페이서(134), 제2 내측 절연 스페이서(152) 및 갭필 절연 패턴(153)으로 채워질 수 있다. 예시적인 실시예들에 따르면, 제1 내측 절연 스페이서(134)와 제2 내측 절연 스페이서(152)는 복수의 다이렉트 콘택(DC)의 측벽을 덮을 수 있다. 예시적인 실시예들에 따르면, 복수의 다이렉트 콘택(DC)은 제2 수평 방향(Y 방향)에서 제1 내측 절연 스페이서(134)를 사이에 두고 패드 분리 구조물(IP) 및 층간 절연막(132)과 대면할 수 있다. 예시적인 실시예들에 따르면, 제2 내측 절연 스페이서(152)는 복수의 다이렉트 콘택(DC), 비트 라인(BL) 및 절연 캡핑 패턴(148)의 측벽을 함께 덮을 수 있다. 이 경우, 제2 내측 절연 스페이서(152)는 제1 리세스 공간(R1)에서 다이렉트 콘택(DC) 및 제1 내측 절연 스페이서(134)에 의해 채워지지 않은 공간의 표면을 덮을 수 있다. 예를 들면, 제2 내측 절연 스페이서(152)는 복수의 도전성 확장 패드(XP)의 측벽을 덮는 부분을 포함할 수 있고, 복수의 다이렉트 콘택(DC)의 측벽을 덮는 부분을 포함할 수 있다. 예시적인 실시예들에 따르면, 갭필 절연 패턴(153)은 제1 리세스 공간(R1)에서 제2 내측 절연 스페이서(152)에 의해 한정되는 공간을 채울 수 있다. 예시적인 실시예들에 따르면, 복수의 다이렉트 콘택(DC)은 제2 내측 절연 스페이서(152) 및 갭필 절연 패턴(153)을 사이에 두고 복수의 도전성 확장 패드(XP)로부터 이격될 수 있다.
예시적인 실시예들에 따르면, 집적회로 소자(100)는, 기판(110) 상에서 제2 내측 절연 스페이서(152) 중 비트 라인(BL)의 양 측벽과 절연 캡핑 패턴(148)의 양 측벽을 덮는 부분을 덮으며 제2 수평 방향(Y 방향)으로 연장하는 중간 절연 스페이서(154) 및 중간 절연 스페이서(154)의 양 측벽을 덮으며 제2 수평 방향(Y 방향)으로 연장하는 외측 절연 스페이서(156)을 포함할 수 있다. 이 경우, 외측 절연 스페이서(156)는 층간 절연막(132)의 양 측벽을 함께 덮을 수 있다. 예시적인 실시예들에 따르면, 제2 내측 절연 스페이서(152), 중간 절연 스페이서(154) 및 외측 절연 스페이서(156)는 스페이서 구조물(SP1)을 구성할 수 있다. 예시적인 실시예들에 따르면, 비트 라인(BL), 비트 라인(BL) 상의 절연 캡핑 패턴(148), 및 비트 라인(BL)과 절연 캡핑 패턴(148) 각각의 양 측벽을 덮는 스페이서 구조물(SP1)은 비트 라인 구조물(BLS)을 구성할 수 있다. 예시적인 실시예들에 따르면, 복수의 비트 라인 구조물(BLS)은 제1 수평 방향(X 방향)으로 이격되며 제2 수평 방향(Y 방향)을 따라 상호 평행하게 연장될 수 있다.
예시적인 실시예들에 따르면, 제1 내측 절연 스페이서(134)는 도핑되지 않은 폴리 실리콘, 실리콘 산화막, 실리콘 질화막 또는 이들의 조합으로 이루어질 수 있다. 예시적인 실시예들에 따르면, 제2 내측 절연 스페이서(152)는 실리콘 질화막으로 이루어질 수 있다. 예시적인 실시예들에 따르면, 중간 절연 스페이서(154)는 실리콘 산화막, 에어 스페이서(air spacer), 또는 이들의 조합으로 이루어질 수 있다. 본 명세서에서 용어 "에어"는 대기 또는 제조 공정 중에 존재할 수 있는 다른 가스들을 의미할 수 있다. 예시적인 실시예들에 따르면, 외측 절연 스페이서(156)는 실리콘 질화막으로 이루어질 수 있다.
예시적인 실시예들에 따르면, 복수의 비트 라인 구조물(BLS) 사이의 일부 영역에서, 복수의 제2 리세스 공간(R2)이 형성될 수 있다. 예시적인 실시예들에 따르면, 복수의 제2 리세스 공간(R2)에 복수의 도전성 콘택 플러그(CP)가 배치될 수 있다. 예시적인 실시예들에 따르면, 복수의 도전성 콘택 플러그(CP)는 각각 도전성 확장 패드(XP)에 접할 수 있다. 이 경우, 복수의 도전성 콘택 플러그(CP)는 각각 도전성 확장 패드(XP)와 수직 방향(Z 방향)에서 적어도 부분적으로 중첩될 수 있다.
예시적인 실시예들에 따르면, 복수의 제2 리세스 공간(R2)은 복수의 도전성 확장 패드(XP)를 부분적으로 관통할 수 있고, 복수의 도전성 콘택 플러그(CP)의 일부가 각각 도전성 확장 패드(XP) 내로 연장할 수 있다. 예시적인 실시예들에 따르면, 복수의 도전성 콘택 플러그(CP)의 하면은 도전성 확장 패드(XP)의 상면보다 낮은 수직 레벨에 위치할 수 있다.
예시적인 실시예들에 따르면, 복수의 도전성 콘택 플러그(CP)는 외측 절연 스페이서(156)에 접하는 부분, 제2 내측 절연 스페이서(152)에 접하는 부분, 및 갭필 절연 패턴(153)에 접하는 부분을 포함할 수 있다.
예시적인 실시예들에 따르면, 복수의 도전성 콘택 플러그(CP)는 불순물이 도핑된 반도체 물질, 금속, 도전성 금속 질화물, 또는 이들의 조합으로 이루어질 수 있다. 예시적인 실시예들에 따르면, 복수의 도전성 콘택 플러그(CP)는 도핑된 폴리실리콘막, 에피택셜 성장된 실리콘막, 또는 이들의 조합으로 이루어질 수 있다.
예시적인 실시예들에 따르면, 수직 방향(Z 방향)에서 중첩되는 하나의 도전성 확장 패드(XP)와 하나의 도전성 콘택 플러그(CP)는 하나의 도전성 수직 구조물(CVS)을 구성할 수 있다. 예시적인 실시예들에 따르면, 복수의 도전성 수직 구조물(CVS)은 복수의 비트 라인 구조물(BLS) 사이에서 제2 수평 방향(Y 방향)을 따라 배열될 수 있다.
예시적인 실시예들에 따르면, 집적회로 소자(100)에서, 하나의 다이렉트 콘택(DC)과, 상기 하나의 다이렉트 콘택(DC)을 사이에 두고 제1 수평 방향(X 방향)에서 서로 대면하는 한 쌍의 도전성 수직 구조물(CVS)은 각각 복수의 활성 영역(ACT) 중 서로 다른 활성 영역(ACT)에 연결될 수 있다.
예시적인 실시예들에 따르면, 복수의 비트 라인 구조물(BLS) 사이의 일부 영역에서 복수의 제3 리세스 공간(R3)이 형성될 수 있다. 예시적인 실시예들에 따르면, 복수의 제3 리세스 공간(R3)에 복수의 분리 펜스(PF)가 배치될 수 있다. 예시적인 실시예들에 따르면, 복수의 분리 펜스(PF)는 복수의 도전성 수직 구조물(CVS) 사이에서 수직 방향(Z 방향)으로 연장될 수 있다. 예를 들면, 복수의 도전성 수직 구조물(CVS)은 복수의 분리 펜스(PF)를 사이에 두고 제2 수평 방향(Y 방향)에서 서로 이격될 수 있다.
예시적인 실시예들에 따르면, 집적회로 소자(100)에서, 하나의 분리 펜스(PF)를 사이에 두고 제2 수평 방향(Y 방향)에서 서로 대면하는 한 쌍의 도전성 수직 구조물(CVS)은 각각 복수의 활성 영역(ACT) 중 서로 다른 활성 영역(ACT)에 연결될 수 있다.
예시적인 실시예들에 따르면, 복수의 분리 펜스(PF)의 최하면의 수직 레벨은 복수의 도전성 확장 패드(XP)의 최하면의 수직 레벨보다 낮을 수 있다. 이 경우, 복수의 분리 펜스(PF)의 최하면의 수직 레벨은 복수의 도전성 콘택 플러그(CP)의 최하면의 수직 레벨보다 낮을 수 있다. 예를 들면, 복수의 분리 펜스(PF)는 복수의 도전성 콘택 플러그(CP)와 복수의 도전성 확장 패드(XP)를 수직 방향(Z 방향)에서 관통하는 형상을 가질 수 있다.
예시적인 실시예들에 따르면, 복수의 분리 펜스(PF)는 기판(110)의 상면(110U)을 부분적으로 관통할 수 있다. 예를 들면, 복수의 분리 펜스(PF)의 최하면의 수직 레벨은 기판(110) 상면(110U)의 수직 레벨보다 낮을 수 있다. 일부 실시예들에 있어서, 복수의 분리 펜스(PF)는 워드 라인 구조물(WLS)과 적어도 부분적으로 수직 방향(Z 방향)에서 중첩될 수 있다. 예를 들면, 복수의 분리 펜스(PF)는 기판(110)에 매립된 워드 라인 구조물(WLS)을 수직 방향(Z 방향)에서 부분적으로 관통할 수 있다. 예시적인 실시예들에 따르면, 복수의 분리 펜스(PF)는 실리콘 질화막으로 이루어질 수 있다.
예시적인 실시예들에 따르면, 복수의 분리 펜스(PF)는 평탄하게 연장되는 측벽을 가질 수 있다. 예시적인 실시예들에 따르면, 복수의 분리 펜스(PF)는 복수의 수직 구조물(CVS) 사이에서 수직 방향(Z 방향)으로 연장될 수 있고, 이 경우, 복수의 분리 펜스(PF)는 실질적으로 수직 방향(Z 방향)을 따라 평탄하게 연장되는 측벽을 가질 수 있다. 여기에서, 수직 방향(Z 방향)은 복수의 분리 펜스(PF)가 복수의 수직 구조물(CVS)을 서로 이격시키 위해 연장되는 방향을 예시한 것인 바, 복수의 분리 펜스(PF)의 측벽은 수직 방향(Z 방향)에 대하여 수평 방향(X 방향 및/또는 Y 방향)으로 약간 기울여진 각도로 연장될 수도 있다. 예시적인 실시예들에 따르면, 복수의 분리 펜스(PF)는 기판(110)대하여 수직인 단일의 중심축(CXP)을 가질 수 있다.
예시적인 실시예들에 따르면, 복수의 분리 펜스(PF)의 측벽은, 평탄하게 연장되는 면을 기준으로 내측으로 오목하게 들어가거나 외측으로 볼록하게 돌출된 부분을 포함하지 않을 수 있다. 예시적인 실시예들에 따르면, 복수의 분리 펜스(PF)의 측벽은 연장 방향에 대하여 단차 구조를 갖지 않을 수 있다.
예시적인 실시예들에 따르면, 복수의 분리 펜스(PF)의 측벽은 복수의 도전성 확장 패드(XP)와 복수의 콘택 플러그(CP) 사이의 계면에 접하는 부분 제1 부분(P1)을 포함할 수 있다. 예시적인 실시예들에 따르면, 복수의 분리 펜스(PF)의 측벽은 제1 부분(P1)에서 평탄하게 연장될 수 있다. 예를 들면, 복수의 분리 펜스(PF)의 측벽은 수직 방향(Z 방향)을 따라 평탄하게 연장될 수 있다. 이에 따라, 하나의 수직 구조물(CVS)을 구성하는 도전성 확장 패드(XP)와 복수의 도전성 콘택 플러그(CP) 사이에서 안정적인 전기적 접속이 이루어질 수 있고, 복수의 분리 펜스(PF)를 사이에 두고 서로 이격되는 서로 다른 복수의 도전성 수직 구조물(CVS) 사이에서 안정적인 전기적 분리가 가능할 수 있다. 이에 따라, 다운-스케일링에 따라 축소된 면적의 소자 영역을 가지는 집적회로 소자(100)의 전기적 신뢰성이 향상될 수 있다.
도 4a 및 도 4b는 종래 기술에 따른 집적회로 소자(10a, 10b)의 도 2b의 "EX1"로 표시된 부분에 대응되는 부분의 확대도이다. 도 4a 및 도 4b를 참조하면, 상기 종래 기술에 따른 집적회로 소자(10a, 10b)의 분리 펜스(PF)의 측벽은 평탄한 면을 갖지 않을 수 있다.
도 4a를 참조하면, 종래 기술에 따른 집적회로 소자(10a)의 분리 펜스(PF)는 분리 펜스(PF)의 중심축(CXP)에 대하여 내측으로 오목하게 들어간 부분 및 외측으로 볼록하게 돌출된 부분을 포함할 수 있다. 예를 들면, 종래 기술에 따른 집적회로 소자(10a)의 분리 펜스(PF)는 복수의 도전성 확장 패드에 접하는 부분(PF1)과 복수의 도전성 플러그에 접하는 부분(PF2) 사이에서 단차 구조를 가질 수 있다. 예를 들면, 종래 기술에 따른 집적회로 소자(10a)의 분리 펜스(PF)의 측벽은 복수의 도전성 확장 패드(XP)와 복수의 콘택 플러그(CP) 사이의 계면에 접하는 제1 부분(P1)에서 평탄하게 연장되지 않을 수 있다.
도 4b를 참조하면, 다른 종래 기술에 따른 집적회로 소자(10b)의 분리 펜스(PF) 중 복수의 도전성 확장 패드에 접하는 부분(PF1)의 중심축인 제1 중심축(CXP1)과 복수의 도전성 플러그에 접하는 부분(PF2)의 중심축인 제2 중심축(CXP2)은 서로 일직선 상에 위치하지 않을 수 있다. 예를 들면, 종래 기술에 따른 집적회로 소자(10b)의 분리 펜스(PF)는 복수의 도전성 확장 패드에 접하는 부분(PF1)과 복수의 도전성 플러그에 접하는 부분(PF2)이 서로 수직 방향(Z 방향)에서 부분적으로만 중첩될 수 있다. 예를 들면, 종래 기술에 따른 집적회로 소자(10b)의 분리 펜스(PF)의 측벽은 복수의 도전성 확장 패드(XP)와 복수의 콘택 플러그(CP) 사이의 계면에 접하는 제1 부분(P1)에서 평탄하게 연장되지 않을 수 있다.
예를 들면, 상기 종래 기술에 따른 집적회로 소자(10a, 10b)의 분리 펜스(PF)는 다른 부분에 비하여 수평 면적이 좁아지는 부분(예를 들면, 제1 부분(P1))을 포함할 수 있다.
예시적인 실시예들에 따르면, 집적회로 소자(100)의 분리 펜스(PF)는 평탄하게 연장되는 측벽을 가질 수 있고, 이에 따라, 축소된 면적의 소자 영역을 갖는 경우에도 구조적 및 전기적 안정성이 향상될 수 있고, 도전 영역들 사이의 신뢰성 있는 전기적 접속을 확보할 수 있다.
예시적인 실시예들에 따르면, 복수의 분리 펜스(PF)는 일체의 구조로서 복수의 도전성 확장 패드(XP) 및 복수의 도전성 플러그(CP)와 함께 접할 수 있다. 예를 들면, 복수의 분리 펜스(PF) 각각은 단일한 구조물로서 인접한 두 도전성 수직 구조물(CVS) 사이에 배치될 수 있다.
다른 일부 실시예들에 있어서, 복수의 분리 펜스(PF)는 복수의 층으로 이루어질 수도 있다. 예를 들면, 복수의 분리 펜스(PF)는 제3 리세스 공간(R3)의 하부를 채우는 제1 서브 펜스(미도시) 및 상기 제1 서브 펜스(미도시) 상에서 상기 제2 리세스 공간(R2)의 상부를 채우는 제2 서브 펜스(미도시)를 포함할 수 있다. 이 경우, 복수의 분리 펜스(PF)의 측벽 중 상기 제1 서브 펜스(미도시) 및 상기 제2 서브 펜스(미도시)의 계면이 형성되는 부분은 마찬가지로 수직 방향(Z 방향)을 따라 평탄하게 연장될 수 있다. 예를 들면, 복수의 분리 펜스(PF)는 제3 리세스 공간(R3)의 하면 및 측면을 컨포멀하게 덮는 제3 서브 펜스(미도시) 및 제3 리세스 공간(R3) 내에서, 상기 제3 서브 펜스(미도시)에 의해 한정되는 공간을 채우는 제4 서브 펜스(미도시)를 포함할 수 있다. 이 경우, 복수의 도전성 확장 패드(XP) 및 복수의 도전성 플러그(CP)와 함께 접하는 상기 제3 서브 펜스(미도시)의 측벽은 수직 방향(Z 방향)을 따라 평탄하게 연장될 수 있다.
예시적인 실시예들에 따르면, 복수의 도전성 플러그(CP) 상에 복수의 도전성 랜딩 패드(LP)가 배치될 수 있다. 예시적인 실시예들에 따르면, 복수의 도전성 랜딩 패드(LP)는 각각 도선성 플러그(CP)에 접하며, 도전성 플러그(CP) 위에서 수직 방향(Z 방향)으로 연장될 수 있다. 예시적인 실시예들에 따르면, 복수의 도전성 랜딩 패드(LP)는 각각 도전성 플러그(CP)와 수직 방향(Z 방향)에서 적어도 부분적으로 중첩될 수 있다.
예시적인 실시예들에 따르면, 복수의 도전성 랜딩 패드(LP)는 각각 제1 수평 방향(X 방향)에서 비트 라인 구조물(BLS)과 대면하는 측벽을 가질 수 있다. 예시적인 실시예들에 따르면 복수의 도전성 랜딩 패드(LP)는 복수의 비트 라인 구조물(BLS)과 수직 방향(Z 방향)에서 부분적으로 중첩될 수 있다. 예시적인 실시예들에 따르면, 복수의 도전성 랜딩 패드(LP)는 복수의 도전성 플러그(CP) 상에서 복수의 비트 라인 구조물(BLS) 사이의 공간을 지나도록 수직 방향(Z 방향)으로 연장되며 비트 라인 구조물(BLS)의 상부를 부분적으로 덮을 수 있다.
예시적인 실시예들에 따르면, 복수의 도전성 랜딩 패드(LP)는 각각 제2 수평 방향(Y 방향)에서 분리 펜스(PF)와 대면하는 측벽을 가질 수 있다.
예시적인 실시예들에 따르면, 복수의 도전성 랜딩 패드(LP)는 각각 도전성 배리어막(174)과 도전층(176)을 포함할 수 있다. 예시적인 실시예들에 따르면, 도전성 배리어막(174)은 Ti/TiN 적층 구조로 이루어질 수 있다. 예시적인 실시예들에 따르면, 도전층(176)은 금속으로 이루어질 수 있다. 예를 들면, 도전층(176)은 텅스텐(W)으로 이루어질 수 있다.
예시적인 실시예들에 따르면, 복수의 도전성 랜딩 패드(LP)는 평면에서 볼 때 복수의 아일랜드 형 패턴 형상을 가질 수 있다. 예시적인 실시예들에 따르면, 복수의 도전성 랜딩 패드(LP)는 이들 주위의 상부 리세스 공간(R4)을 채우는 절연막(180)에 의해 상호 전기적으로 절연될 수 있다.
도 5a 및 도 5b는 다른 일부 실시예들에 따른 집적회로 소자(100a)를 설명하기 위한 도면들로서, 도 5a는 도 1의 X1 - X1'선 단면 및 X2 - X2'선 단면에 대응하는 일부 구성들의 단면도이고, 도 5b는 도 1의 Y1 - Y1'선 단면 및 Y2 - Y2'선 단면에 대응하는 일부 구성들의 단면도이다. 도 5a, 도 5b에 따른 집적회로 소자(100a)와 도 2a 및 도 2b에 따른 집적회로 소자(100)의 차이는 도전성 확장 패드(XP)의 하면(130L)이 기판(110)의 상면(110U)보다 낮은 수직 레벨에 위치하는지 여부이다.
도 5a 및 도 5b를 참조하면, 복수의 도전성 확장 패드(XP)의 하면(130L)은 복수의 패드 분리 구조물(PI)의 하면(131L)보다 낮은 수직 레벨에 위치할 수 있다. 이 경우, 복수의 패드 분리 구조물(PI)의 하면(131L)은 수직 방향(Z 방향)에서 기판(110)의 상면(110U) 동일한 레벨에 위치할 수 있다. 예시적인 실시예들에 따르면, 복수의 도전성 확장 패드(XP) 각각은 복수의 활성 영역(ACT) 중에서 선택되는 어느 하나를 부분적으로 관통하여 활성 영역(ACT)에 접할 수 있다.
예시적인 실시예들에 따르면, 제1 리세스 공간(R1)의 하면은 복수의 도전성 확장 패드(XP)의 하면(130L)보다 낮은 수직 레벨에 위치할 수 있다. 예를 들면, 복수의 도전성 확장 패드(XP)가 기판(110)의 상면(110U)을 관통하여 복수의 활성 영역(ACT)에 접하는 경우에도, 복수의 도전성 확장 패드(XP)가 제2 내측 절연 스페이서(152) 및 갭필 절연 패턴(153)을 사이에 두고 다이렉트 콘택(DC)로부터 안정적으로 이격될 수 있다.
예시적인 실시예들에 따르면, 집적회로 소자(110b)의 분리 펜스(PF)의 하면(160L)은 도전성 확장 패드(XP)의 하면(130L)보다 낮은 수직 레벨에 위치할 수 있다.
이하에서는, 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자(100)의 제조 방법에 대하여 설명한다.
도 6 내지 도 16b는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자(100)의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들로서, 도 6, 8, 13, 15는 집적회로 소자(100)의 메모리 셀 어레이 영역의 일부 구성들 나타낸 개략적인 평면 레이아웃들이고, 도 7a, 9a, 10a, 11a, 12a, 14a, 16a는 도 1의 X1 - X1'선 단면 및 X2 - X2'선 단면에 대응하는 일부 구성들의 단면도들이며, 도 7b, 9b, 10b, 11b, 12b, 14b, 16b는 도 1의 Y1 - Y1'선 단면 및 Y2 - Y2'선 단면에 대응하는 일부 구성들의 단면도들이다. 도 6 내지 16b를 참조하여, 도 1, 2a, 2b 및 3을 참조하여 예시한 집적회로 소자(100)의 제조 방법을 설명한다.
도 6, 도 7a 및 도 7b를 참조하면, 기판(110) 상에 소자 분리용 트렌치(112T)를 형성하고, 소자 분리용 트렌치(112T) 내에 소자분리막(112)을 형성할 수 있다. 소자분리막(112)에 의해 기판(110)에 복수의 활성 영역(ACT)이 정의될 수 있다.
그 후, 기판(110)에 복수의 워드 라인 트렌치(120T)를 형성할 수 있다. 복수의 워드 라인 트렌치(120T)는 제1 수평 방향(X 방향)으로 상호 평행하게 연장되며, 활성 영역(ACT)을 가로지르는 라인 형상을 가질 수 있다. 복수의 워드 라인 트렌치(120T)가 형성된 결과물을 세정한 후, 복수의 워드 라인 트렌치(120T) 각각의 내부에 게이트 유전막(122), 워드 라인(124), 및 매몰 절연막(126)을 차례로 형성할 수 있다. 복수의 워드 라인(124)을 형성하기 전 또는 후에, 복수의 활성 영역(ACT)의 상부에 복수의 소스/드레인 영역을 형성하기 위한 이온 주입 공정이 수행될 수 있다.
그 후, 기판(110) 상에 제2 수평 방향(Y 방향)을 따라 상호 평행하게 연장되는 복수의 도전성 확장 패드 라인(XPL)과 복수의 패드 분리용 라인 구조물(PIL)이 제1 수평 방향(X 방향)을 따라 서로 교번하여 배열될 수 있다. 예시적인 실시예들에 따르면, 복수의 도전성 확장 패드 라인(XPL)과 복수의 패드 분리용 라인 구조물(PIL)은 복수의 활성 영역(ACT)의 상면, 소자분리막(112)의 상면, 및 복수의 매몰 절연막(126)의 상면을 덮도록 형성될 수 있다.
예시적인 실시예들에 따르면, 기판(110) 상에 도전성 확장 패드 라인(XPL) 형성용 물질을 균일하게 도포하여 도전층을 형성한 후, 상기 도전층의 일부 영역을 식각하여 제2 수평 방향(Y 방향)으로 연장하는 패드 분리용 트렌치를 형성할 수 있고, 이 경우, 상기 패드 분리용 트렌치는 기판(110)의 상면(110U)을 일부 관통할 수 있다. 예를 들면, 상기 도전층은 도금, 물리 기상 증착(PVD) 공정, 원자층 적층(ALD) 공정, 화학 기상 증착(CVD) 공정, 물리 기상 증착(PVD) 공정, 플라즈마 강화 CVD (PECVD) 공정, 저압 CVD (LPCVD) 공정 등을 통해 형성될 수 있다. 그 후, 상기 패드 분리용 트렌치에 패드 분리용 라인 구조물(PIL)을 채우고 평탄화 공정을 수행할 수 있다. 예를 들면, 패드 분리용 라인 구조물(PIL)은 원자층 적층(ALD) 공정, 화학 기상 증착(CVD) 공정, 물리 기상 증착(PVD) 공정, 플라즈마 강화 CVD (PECVD) 공정, 저압 CVD (LPCVD) 공정 등을 통해 형성될 수 있다.
다른 일부 실시예들에 있어서, 기판(110) 상에 절연 물질을 균일하게 도포하여 절연층을 형성한 후, 상기 절연층의 일부 영역을 식각하여, 제2 수평 방향(Y 방향)으로 연장하는 패드용 트렌치를 형성할 수 있고, 이 경우, 상기 패드용 트렌치는 기판(110)의 상면(110U)을 일부 관통할 수 있다. 그 후, 상기 패드용 트렌치에 도전성 확장 패드 라인(XPL)을 채우고 평탄화 공정을 수행할 수 있다. 예를 들면, 상기 절연층은 원자층 적층(ALD) 공정, 화학 기상 증착(CVD) 공정, 물리 기상 증착(PVD) 공정, 플라즈마 강화 CVD (PECVD) 공정, 저압 CVD (LPCVD) 공정 등을 통해 형성될 수 있다. 예를 들면, 상기 도전성 확장 패드 라인(XPL)은 다마신(damascene) 공정 등을 통해 형성될 수 있다. 이후 아래에서 설명하는 제조 방법에 따라, 도 5a 및 도 5b를 참조하여 설명한 집적회로 소자(100a)를 제조할 수 있다.
도 8, 도 9a 및 도 9b를 참조하면, 도 6, 도 7a 및 도 7b의 결과물에서 복수의 도전성 확장 패드 라인(XPL)의 상면과 복수의 패드 분리용 라인 구조물(PIL)의 상면을 덮는 층간 절연막(132)을 형성한 후, 기판(110)의 일부 영역에서, 활성 영역(ACT)에 제1 리세스 공간(R1)을 형성할 수 있다. 이에 따라, 복수의 활성 영역(ACT) 각각의 일부를 노출시키는 음각 리세스 공간(HRA)과, 복수의 도전성 확장 패드(XP) 및 복수의 패드 분리 구조물(PI)을 포함하는 양각 셀 영역(ECA)이 형성될 수 있다. 예를 들면, 제1 리세스 공간(R1)을 형성하는 과정에서 복수의 도전성 확장 패드 라인(XPL)과 복수의 패드 분리용 라인 구조물(PIL)이 각각 일부 제거되어 복수의 도전성 확장 패드(XP)와 복수의 패드 분리 구조물(PI)이 형성될 수 있다.
도 10a 및 도 10b를 참조하면, 제1 리세스 공간(R1)을 통해 노출된 표면을 컨포멀 하게 덮는 제1 내측 절연 스페이서(134)를 형성한 후, 식각을 통해 제1 리세스 공간(R1)의 하면을 덮는 제1 내측 절연 스페이서(134)를 제거하여 다시 복수의 활성 영역(ACT)을 노출시킬 수 있다. 이 경우, 제1 내측 절연 스페이서(134)는 제1 리세스 공간(R1)의 측벽을 구성하는 층간 절연막(132) 측벽, 도전성 확장 패드(XP)의 측벽, 패드 분리 구조물(PI)의 측벽을 덮는 부분을 포함할 수 있다. 제1 내측 절연 스페이서(134)는 제1 리세스 공간(R1)의 측벽을 구성하는 소자분리막(112) 및 매몰 절연막(126)을 덮는 부분을 포함할 수 있다.
그 후, 제1 리세스 공간(R1)의 남은 부분을 다이렉트 콘택(DC) 형성용 도전층(137)으로 채울 수 있다. 예를 들면, 다이렉트 콘택(DC) 형성용 도전층(137)은 제1 리세스 공간(R1)을 채우며, 층간 절연막(132)의 상면을 덮도록 충분한 두께로 형성될 수 있다.
도 11a 및 도 11b를 참조하면, 도 10a 도 10b의 결과물에서, 다이렉트 콘택(DC) 형성용 도전층(137) 상에 중간 도전층(미도시), 상부 도전층(미도시) 및 복수의 절연 캡핑 패턴(148)을 형성할 수 있다. 예시적인 실시예들에 따르면, 상기 중간 도전층(미도시) 및 상기 상부 도전층(미도시)은 다이렉트 콘택(DC) 형성용 도전층(137)을 전체적으로 균일하게 덮도록 형성될 수 있고, 복수의 절연 캡핑 패턴(148)은 각각 제2 수평 방향(Y 방향)을 따라 길게 연장되는 라인 패턴으로 이루어질 수 있다.
그 후, 복수의 절연 캡핑 패턴(148)을 식각 마스크로 이용하여, 다이렉트 콘택(DC) 형성용 도전층(137), 상기 중간 도전층(미도시) 및 상기 상부 도전층(미도시) 각각의 일부를 식각하여, 복수의 하부 도전 라인(142), 복수의 중간 도전 라인(144) 및 복수의 상부 도전 라인(146)을 포함하는 복수의 비트 라인(BL) 및 다이렉트 콘택(DC)을 형성할 수 있다. 예를 들면, 복수의 비트 라인(BL)은 각각 다이렉트 콘택(DC) 형성용 도전층(137), 상기 중간 도전층(미도시) 및 상기 상부 도전층(미도시)의 일부가 제거된 후 남은 부분들로 이루어질 수 있다. 식각 공정이 수행된 후, 평면적 관점에서, 음각 리세스 공간(HRA)의 면적이 더욱 확장될 수 있다.
복수의 비트 라인(BL)이 형성된 후, 다이렉트 콘택(DC) 주변에서, 제1 리세스 공간(R1)의 일부가 다시 노출될 수 있다. 복수의 비트 라인(BL) 각각의 사이에는 제2 수평 방향(Y 방향)을 따라 길게 연장되는 라인 공간(LS)이 한정될 수 있다.
도 12a 및 도 12b를 참조하면, 복수의 비트 라인(BL)의 측벽과 복수의 캡핑 절연 패턴(148)의 측벽을 덮는 스페이서 구조물(SP1)을 형성하여 비트 라인 구조물(BLS)을 형성할 수 있다.
예시적인 실시예들에 따르면, 도 11a 및 도 11b의 결과물에서, 노출된 표면을 컨포멀하게 덮는 제2 내측 절연 스페이서(152)를 형성할 수 있다. 제2 내측 절연 스페이서(152)는 다이렉트 콘택(DC), 하부 도전 라인(142), 중간 도전 라인(144), 상부 도전 라인(146), 및 복수의 절연 캡핑 패턴(148) 각각을 컨포멀하게 덮도록 형성될 수 있다. 제2 내측 절연 스페이서(152)는 실리콘 질화막으로 이루어질 수 있다. 예를 들면, 제2 내측 절연 스페이서(152)는 CVD(chemical vapor deposition) 또는 ALD(atomic layer deposition) 공정을 통해 형성될 수 있다.
그 후, 제2 내측 절연 스페이서(152) 상에서 제1 리세스 공간(R1)의 남은 공간을 채우면서 복수의 비트 라인(BL), 복수의 절연 캡핑 패턴(148), 및 복수의 다이렉트 콘택(DC) 각각의 측벽을 덮는 예비 갭필 절연막(미도시)을 형성할 수 있다. 예시적인 실시예들에 따르면, 상기 예비 갭필 절연막(미도시)은 실리콘 질화막으로 이루어질 수 있다. 예를 들면, 상기 예비 갭필 절연막(미도시)은 CVD 또는 ALD 공정을 통해 형성될 수 있다.
그 후, 상기 예비 갭필 절연막(미도시)을 등방성 식각하여, 상기 예비 갭필 절연막(미도시)의 남은 부분으로 이루어지는 갭필 절연 패턴(153)을 형성할 수 있다. 상기 예비 갭필 절연막(미도시)을 등방성 식각하는 동안 제2 내측 절연 스페이서(152)가 식각 정지막 역할을 할 수 있다.
그 후, CVD 또는 ALD 공정을 이용하여 노출된 표면들을 컨포멀하게 덮는 중간 절연 스페이서막을 형성한 후, 상기 중간 절연 스페이서막을 이방성 식각하여 상기 중간 절연 스페이서막으로부터 복수의 중간 절연 스페이서(154)를 형성할 수 있다.
복수의 중간 절연 스페이서(154)를 형성하기 위하여 상기 중간 절연 스페이서막을 이방성 식각하는 동안, 제2 내측 절연 스페이서(152)의 일부와 층간 절연막(132)의 일부가 제거될 수 있다. 그 결과, 복수의 라인 공간(LS)을 통해 기판(110)의 일부, 제2 내측 절연 스페이서(152)의 일부 및 갭필 절연 패턴(153)의 일부가 노출될 수 있다. 복수의 중간 절연 스페이서(154)는 각각 제2 내측 절연 스페이서(152) 위에서 비트 라인(BL)의 측벽과 절연 캡핑 패턴(148)의 측벽을 덮을 수 있다.
예시적인 실시예들에 따르면, 복수의 중간 절연 스페이서(154)는 제2 내측 절연 스페이서(152)의 구성 물질 및 갭필 절연 패턴(148)의 구성 물질과 다른 물질로 이루어질 수 있다. 복수의 중간 절연 스페이서(154)는 제2 내측 절연 스페이서(152) 및 갭필 절연 패턴(148) 각각에 대하여 식각 선택비를 가지는 물질로 이루어질 수 있다. 예를 들면, 복수의 중간 절연 스페이서(154)는 실리콘 산화막으로 이루어질 수 있다.
그 후, CVD 또는 ALD 공정을 이용하여 노출된 표면들을 컨포멀하게 덮는 외측 절연 스페이서막을 형성할 수 있다. 상기 외측 절연 스페이서막은 복수의 중간 절연 스페이서(154)에 대하여 식각 선택비를 가지는 물질로 이루어질 수 있다. 예를 들면, 상기 외측 절연 스페이서막은 실리콘 질화막으로 이루어질 수 있다.
그 후, 식각 공정을 통해 외측 절연 스페이서(156)가 형성되어 비트 라인 구조물(BLS)이 형성될 수 있고, 복수의 비트 라인 구조물(BLS) 사이에서 제2 수평 방향(Y 방향)을 따라 연장되며 복수의 도전성 확장 패드(XP)의 상면을 노출시키는 제2 리세스 공간(R2)이 형성될 수 있다. 예를 들면, 도전성 확장 패드(XP)의 상면을 덮던 층간 절연막(132)이 제거될 수 있다. 예를 들면, 외측 절연 스페이서(156)는 중간 절연 스페이서(154)를 덮는 부분, 제2 내측 절연 스페이서(152)를 덮는 부분 및 층간 절연막(132)을 덮는 부분을 포함할 수 있다.
도 13, 도 14a 및 도 14b를 참조하면, 도 12a 및 도 12b의 결과물에서, 제2 리세스 공간(R2)을 도전성 막질로 채운 후 평탄화하여, 제2 수평 방향(Y 방향)을 따라 연장하는 복수의 도전성 라인(CPL)을 형성할 수 있다. 예시적인 실시예들에 따르면, 복수의 도전성 라인(CPL)은 복수의 비트 라인 구조물(BLS)을 사이에 두고 제1 수평 방향(X 방향)에서 서로 이격될 수 있다.
도 15, 도 16a 도 16b를 참조하면, 도 13, 도 14a 및 도 14b의 결과물에서, 복수의 비트 라인 구조물(BLS) 사이의 일부 영역에서, 제3 리세스 공간(R3)을 형성할 수 있다. 예시적인 실시예들에 따르면, 제3 리세스 공간(R3)은 복수의 도전성 확장 패드(XP) 및 복수의 도전성 라인(CPL)을 함께 관통할 수 있고, 이에 따라 복수의 도전성 플러그(CP)가 형성될 수 있다. 예시적인 실시예들에 따르면, 제3 리세스 공간(R3)에 의해 노출되는 복수의 도전성 확장 패드(XP)의 측면 및 복수의 도전성 플러그(CP)의 측면은 평탄하게 형성될 수 있다. 그 후, 제3 리세스 공간(R3)을 채우는 복수의 분리 펜스(PF)를 형성할 수 있다. 예를 들면, 분리 펜스(PF)는 ALD 또는 CVD 공정을 통해 형성될 수 있다.
본 발명의 예시적인 실시예들에 따른 집적회로 소자(100)의 제조 방법에 따르면, 제3 리세스 공간(R3)을 형성하는 공정에서 복수의 도전성 확장 패드(XP) 및 복수의 도전성 라인(CPL)을 함께 관통하여, 서로 인접한 복수의 도전성 확장 패드(XP) 사이 및 서로 인접한 복수의 도전성 콘택 플러그(CP) 사이를 하나의 공정으로 분리시킬 수 있다. 예를 들면, 제2 수평 방향(Y 방향)에서 서로 인접한 두 도전성 확장 패드(XP) 사이를 이격시키는 공정 및 서로 인접한 복수의 도전성 콘택 패드(CP) 사이를 이격시키는 공정이 별개의 공정으로서 수행되지 않을 수 있다. 이에 따라, 공정 비용이 감소될 수 있고, 분리 펜스(PF)의 측벽이 평탄하도록 형성되어 집적회로 소자(100)의 구조적 안정성 및 전기적 신뢰성이 향상될 수 있다.
도 1, 도 2a 및 도 2b를 참조하면, 도 15, 도 16a 도 16b의 결과물에서, 복수의 비트 라인 구조물(BLS) 사이의 일부 영역에서, 복수의 도전성 플러그(CP)의 상면을 에치백하여 제2 리세스 공간(R2)을 일부 노출시킨 후, 노출된 표면들을 컨포멀하게 덮는 도전성 배리어막(174)을 형성할 수 있다. 예를 들면, 도전성 배리어막(174)은 제2 리세스 공간(R2)을 부분적으로 채우며, 복수의 도전성 플러그(CP)의 상면, 복수의 비트 라인 구조물(BLS)의 측벽 일부 및 상면을 덮을 수 있다. 그 후, 도전성 배리어막(174) 상에 제2 리세스 공간(R2)을 체우기에 충분한 두께의 금속막을 형성하여 도전층(176)을 형성할 수 있다.
그 후, 도전층(176) 위에 도전층(176)의 일부를 노출시키는 마스크 패턴(미도시)을 형성하고, 상기 마스크 패턴을 식각 마스크로 이용하여 도전층(176), 도전성 배리어막(174), 스페이서 구조물(SP1) 및 캡핑 절연 패턴(148)을 식각하여 상부 리세스 공간(R4)을 형성할 수 있다. 상기 마스크 패턴은 실리콘 질화막으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
상부 리세스 공간(R4)에 의해 한정되는 복수의 도전성 랜딩 패드(LP) 각각의 상면은 복수의 아일랜드 패턴 형상을 가질 수 있다. 복수의 도전성 랜딩 패드(LP) 중 제2 리세스 공간(R2)의 외부에서 수평 방향으로 연장되는 부분들은 도 1에 예시한 복수의 도전성 랜딩 패드(LP)를 구성할 수 있다.
복수의 도전성 랜딩 패드(LP)가 형성된 후, 복수의 도전성 랜딩 패드(LP) 각각에 포함된 도전성 배리어막(174) 및 도전층(176)은 제1 수평 방향(X 방향)에서 제2 내측 절연 스페이서(152), 중간 절연 스페이서(154), 및 외측 절연 스페이서(156)를 사이에 두고 비트 라인(BL)에 포함된 하부 도전 라인(142), 중간 도전 라인(144), 및 상부 도전 라인(146) 각각과 대면할 수 있다.
복수의 도전성 랜딩 패드(LP) 주위의 상부 리세스 공간(R4)을 절연막(180)으로 채워 복수의 도전성 랜딩 패드(LP)를 상호 전기적으로 절연시킬 수 있다. 그 후, 절연막(180) 위에 복수의 도전성 랜딩 패드(LP)에 전기적으로 연결 가능한 복수의 커패시터 하부 전극(미도시)을 형성할 수 있다.
이상에서, 제1 리세스 공간(R1)을 통해 양각 셀 영역(ECA) 및 음각 리세스 공간(HRA)을 형성하고, 음각 리세스 공간(HRA)의 일부 영역에 다이렉트 콘택(DC)을 형성하여 제조된 집적회로 소자(100a)를 제조하는 방법을 설명하였으나, 이에 제한되지 않는다. 예를 들면, 도 6, 도 7a 및 도 7b를 참조하여 설명한 바와 같이 복수의 도전성 확장 패드 라인(XPL)과 복수의 패드 분리용 라인 구조물(PIL)을 형성한 후, 층간 절연막(132)을 형성하고, 일부 영역에서 다이렉트 콘택 홀을 형성할 수도 있다. 이 경우, 다이렉트 콘택 홀은 본 명세서에 따른 음각 리세스 공간(HRA)에 대응될 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
110: 기판, 132: 층간 절연막, ACT: 활성 영역, BL: 비트 라인, BLS: 비트 라인 구조물, CP: 도전성 콘택 플러그, CVS: 도전성 수직 구조물, DC: 다이렉트 콘택, LP: 랜딩 패드, PI: 패드 분리 구조물, SP1: 스페이서 구조물, XP: 도전성 확장 패드.

Claims (10)

  1. 복수의 활성 영역을 갖는 기판;
    상기 기판 내에 매립되어 상기 복수의 활성 영역을 가로질러 제1 수평 방향으로 길게 연장되는 복수의 워드 라인;
    상기 기판 상에서 상기 제1 수평 방향에 수직인 제2 수평 방향으로 길게 연장된 복수의 비트 라인;
    상기 기판 상에서 상기 복수의 비트 라인보다 수직 방향에서 낮은 레벨에 배치되며 상기 복수의 활성 영역에 접하는 복수의 도전성 확장 패드(conductive expanded pad), 및 상기 복수의 비트 라인 각각의 사이에서 상기 복수의 도전성 확장 패드에 연결되며 상기 수직 방향으로 연장되는 복수의 도전성 콘택 플러그를 포함하는 복수의 도전성 수직 구조물; 및
    상기 복수의 비트 라인 각각의 사이에서 상기 복수의 도전성 수직 구조물을 서로 이격시키며, 상기 복수의 도전성 수직 구조물에 접하며 평탄하게 연장되는 측벽을 갖는 복수의 분리 펜스;
    를 포함하는 집적회로 소자.
  2. 제1항에 있어서,
    상기 복수의 분리 펜스의 하면은 상기 수직 방향에서 상기 복수의 도전성 확장 패드의 하면보다 낮은 레벨에 위치하는 것을 특징으로 하는 집적회로 소자.
  3. 제1항에 있어서,
    상기 복수의 분리 펜스는 각각 상기 복수의 도전성 확장 패드 중 하나에 대면하는 제1 부분과 상기 복수의 도전성 콘택 플러그 중 하나에 대면하는 제2 부분을 포함하고, 상기 제1 부분 및 상기 제2 부분은 일체로 이루어진 것을 특징으로 하는 집적회로 소자.
  4. 제1항에 있어서,
    상기 복수의 분리 펜스는 각각 상기 기판에 수직인 단일의 중심축을 갖는 것을 특징으로 하는 집적회로 소자.
  5. 제1항에 있어서,
    상기 복수의 도전성 확장 패드의 하면은 상기 수직 방향에서 상기 기판의 상면과 동일한 레벨에 위치하는 것을 특징으로 하는 집적회로 소자.
  6. 제1항에 있어서,
    상기 복수의 도전성 확장 패드는 각각 상기 수직 방향에서 상기 기판의 상면을 부분적으로 관통하는 것을 특징으로 하는 집적회로 소자.
  7. 제1항에 있어서,
    상기 복수의 분리 펜스는 상기 복수의 워드 라인과 상기 수직 방향에서 적어도 부분적으로 중첩되는 것을 특징으로 하는 집적회로 소자.
  8. 복수의 활성 영역을 가지는 기판;
    상기 기판 내에 매립되어 상기 복수의 활성 영역을 가로질러 제1 수평 방향으로 길게 연장되는 복수의 워드 라인;
    상기 기판 상에 배치되며, 상기 복수의 활성 영역에 연결되는 복수의 도전성 확장 패드;
    상기 복수의 도전성 확장 패드 사이에 배치되는 복수의 패드 분리 구조물;
    상기 복수의 활성 영역에 연결되는 복수의 다이렉트 콘택;
    상기 복수의 다이렉트 콘택과 상기 복수의 패드 분리 구조물 상에서 상기 제1 수평 방향에 수직인 제2 수평 방향으로 연장되며, 상기 복수의 다이렉트 콘택에 연결되는 복수의 비트 라인;
    상기 복수의 도전성 확장 패드 상에서 수직 방향으로 연장되며 상기 도전성 확장 패드에 연결되는 복수의 도전성 플러그; 및
    상기 복수의 도전성 확장 패드 및 상기 복수의 도전성 플러그를 일체의 구조로서 함께 관통하며, 평탄하게 연장되는 측벽을 갖는 복수의 분리 펜스;
    를 포함하는 집적회로 소자.
  9. 제8항에 있어서,
    상기 복수의 도전성 확장 패드의 하면은, 상기 수직 방향에서 상기 기판의 상면보다 낮은 레벨에 위치하며, 상기 다이렉트 콘택의 하면보다 높은 레벨에 위치하는 것을 특징으로 하는 집적회로 소자.
  10. 제8항에 있어서,
    상기 복수의 분리 펜스는 상기 복수의 워드 라인과 상기 수직 방향에서 적어도 부분적으로 중첩되는 것을 특징으로 하는 집적회로 소자.
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