JP2002026293A - 自己整合コンタクトを有する半導体メモリ素子およびその製造方法 - Google Patents
自己整合コンタクトを有する半導体メモリ素子およびその製造方法Info
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
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- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
-
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
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-
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- H10B—ELECTRONIC MEMORY DEVICES
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- H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
-
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- H10B—ELECTRONIC MEMORY DEVICES
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- H10B12/48—Data lines or contacts therefor
- H10B12/485—Bit line contacts
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Abstract
(57)【要約】 （修正有）
【課題】 ビットライン用コンタクトとストレージ電極
用コンタクトとの短絡を防止し、工程マージンが向上し
た自己整合コンタクトを形成する。 【解決手段】 ストレージ電極用コンタクト３５をビッ
トライン２７とゲート電極パターン１７の側壁に形成さ
れたスぺーサに同時に自己整合することによって、単純
な工程でビットライン用コンタクト２５とストレージ電
極用コンタクトとの短絡を防止できる。また、ストレー
ジ電極用コンタクトを形成する時、各活性領域の外側に
できるだけ最大限偏向するようにジグザグに配置するこ
とによって、ストレージ電極用コンタクト形成のための
写真工程時にミスアラインマージンをふやす。また、ビ
ットライン用コンタクトを形成し、全面に導電膜を蒸着
した状態でCMPまたはエッチバックを進行する時にマス
ク層の高さまでビットライン用コンタクトを蝕刻する。
用コンタクトとの短絡を防止し、工程マージンが向上し
た自己整合コンタクトを形成する。 【解決手段】 ストレージ電極用コンタクト３５をビッ
トライン２７とゲート電極パターン１７の側壁に形成さ
れたスぺーサに同時に自己整合することによって、単純
な工程でビットライン用コンタクト２５とストレージ電
極用コンタクトとの短絡を防止できる。また、ストレー
ジ電極用コンタクトを形成する時、各活性領域の外側に
できるだけ最大限偏向するようにジグザグに配置するこ
とによって、ストレージ電極用コンタクト形成のための
写真工程時にミスアラインマージンをふやす。また、ビ
ットライン用コンタクトを形成し、全面に導電膜を蒸着
した状態でCMPまたはエッチバックを進行する時にマス
ク層の高さまでビットライン用コンタクトを蝕刻する。
Description
【０００１】
【発明の属する技術分野】本発明は自己整合コンタクト
を有する半導体メモリ素子およびその製造方法に係り、
特にビットラインを形成した後にキャパシタを形成する
キャパシタオーバービットライン（Capacitor Over Bit
line;COB）構造でビットラインとゲート電極に同時に自
己整合されるストレージ電極用コンタクトを具備する半
導体メモリ素子およびその製造方法に関する。
を有する半導体メモリ素子およびその製造方法に係り、
特にビットラインを形成した後にキャパシタを形成する
キャパシタオーバービットライン（Capacitor Over Bit
line;COB）構造でビットラインとゲート電極に同時に自
己整合されるストレージ電極用コンタクトを具備する半
導体メモリ素子およびその製造方法に関する。
【０００２】
【従来の技術】最近、半導体素子の高集積化により単位
面積当りメモリセルが占めるセルサイズも急激に小型化
しており、特に半導体メモリ素子のDRAMの場合、セルサ
イズが１.５(m2以下に小さくなっている。このような小
さなセルサイズはセルを構成する導電層間の間隔を縮め
ることによって可能になることであって、DRAMでは高い
集積度のためにゲート電極間の間隔がデザインルールに
よる最小フィーチャサイズ（minimum feature size）に
なっている。
面積当りメモリセルが占めるセルサイズも急激に小型化
しており、特に半導体メモリ素子のDRAMの場合、セルサ
イズが１.５(m2以下に小さくなっている。このような小
さなセルサイズはセルを構成する導電層間の間隔を縮め
ることによって可能になることであって、DRAMでは高い
集積度のためにゲート電極間の間隔がデザインルールに
よる最小フィーチャサイズ（minimum feature size）に
なっている。
【０００３】一方、半導体素子が高集積化されるにつれ
て下部配線層と上部配線層とを連結するコンタクトホー
ルも小さくなり、コンタクトホールのアスペクト比が増
加し、コンタクトコール間の間隔も縮まる。したがっ
て、多層配線構造を採用する高集積半導体素子で写真蝕
刻工程を用いてコンタクトホールを形成する時に希望の
工程を再現性あるように実現することが益々難しくなっ
て、ある程度の限界に至るようになった。
て下部配線層と上部配線層とを連結するコンタクトホー
ルも小さくなり、コンタクトホールのアスペクト比が増
加し、コンタクトコール間の間隔も縮まる。したがっ
て、多層配線構造を採用する高集積半導体素子で写真蝕
刻工程を用いてコンタクトホールを形成する時に希望の
工程を再現性あるように実現することが益々難しくなっ
て、ある程度の限界に至るようになった。
【０００４】一方、DRAMにおいて集積度向上のためにビ
ットラインを形成した後にキャパシタを形成するキャパ
シタオーバービットライン（Capacitor Over Bitline;C
OB）構造が開発され、このようなCOB構造ではビットラ
インと半導体基板の表面近辺に形成された活性領域のド
レーン領域とを電気的に接続するコンタクト（以下、"
ビットライン用コンタクト"またはDC（Direct Contact;
DC)と称する)と、半導体キャパシタの下部電極のストレ
ージ電極とソース領域とを電気的に接続するコンタクト
(以下、"ストレージ電極用コンタクト"または埋込みコ
ンタクト（Buried Contact;BC）と称する）を形成しな
ければならない。
ットラインを形成した後にキャパシタを形成するキャパ
シタオーバービットライン（Capacitor Over Bitline;C
OB）構造が開発され、このようなCOB構造ではビットラ
インと半導体基板の表面近辺に形成された活性領域のド
レーン領域とを電気的に接続するコンタクト（以下、"
ビットライン用コンタクト"またはDC（Direct Contact;
DC)と称する)と、半導体キャパシタの下部電極のストレ
ージ電極とソース領域とを電気的に接続するコンタクト
(以下、"ストレージ電極用コンタクト"または埋込みコ
ンタクト（Buried Contact;BC）と称する）を形成しな
ければならない。
【０００５】このようなビットライン用コンタクトとス
トレージ電極用コンタクトを通常のスモールコンタクト
タイプで形成する場合、０.２(m以下のデザインルール
ではストレージ電極用コンタクトとビットライン用コン
タクトとの短絡は避けられなくなる。したがって、前記
のようなCOB構造では前記ビットライン用コンタクトと
ストレージ電極用コンタクトを円滑に形成するために半
導体基板のソース領域とドレーン領域と直接接続された
ビットライン用パッドおよびストレージ電極用パッドを
同時にあらかじめ形成した後、これらパッドとそれぞれ
接続されるビットライン用コンタクトとストレージ電極
用コンタクトを形成する。
トレージ電極用コンタクトを通常のスモールコンタクト
タイプで形成する場合、０.２(m以下のデザインルール
ではストレージ電極用コンタクトとビットライン用コン
タクトとの短絡は避けられなくなる。したがって、前記
のようなCOB構造では前記ビットライン用コンタクトと
ストレージ電極用コンタクトを円滑に形成するために半
導体基板のソース領域とドレーン領域と直接接続された
ビットライン用パッドおよびストレージ電極用パッドを
同時にあらかじめ形成した後、これらパッドとそれぞれ
接続されるビットライン用コンタクトとストレージ電極
用コンタクトを形成する。
【０００６】しかし、０.１５(m以下のデザインルール
では、これらビットライン用パッドとストレージ電極用
パッドとの間隔が狭くて現在の写真技術としてはビット
ライン用コンタクトとストレージ電極用コンタクトとの
短絡を避けられなくなるという問題点がある。
では、これらビットライン用パッドとストレージ電極用
パッドとの間隔が狭くて現在の写真技術としてはビット
ライン用コンタクトとストレージ電極用コンタクトとの
短絡を避けられなくなるという問題点がある。
【０００７】
【発明が解決しようとする課題】本発明の目的は、ビッ
トライン用コンタクトとストレージ電極用コンタクトと
の短絡を防止する自己整合コンタクトを有する半導体メ
モリ素子を提供するところにある。
トライン用コンタクトとストレージ電極用コンタクトと
の短絡を防止する自己整合コンタクトを有する半導体メ
モリ素子を提供するところにある。
【０００８】本発明の他の目的は、ビットライン用コン
タクトとストレージ電極用コンタクトとの間隔を最大化
するように配置することによってこれら間の短絡が防止
され、工程マージンが増加した自己整合コンタクトを有
する半導体メモリ素子を提供することにある。
タクトとストレージ電極用コンタクトとの間隔を最大化
するように配置することによってこれら間の短絡が防止
され、工程マージンが増加した自己整合コンタクトを有
する半導体メモリ素子を提供することにある。
【０００９】本発明のさらに他の目的は、ビットライン
用コンタクトとストレージ電極用コンタクトとの短絡を
防止し、工程が単純化された自己整合コンタクトを有す
る半導体メモリ素子の製造方法を提供することにある。
用コンタクトとストレージ電極用コンタクトとの短絡を
防止し、工程が単純化された自己整合コンタクトを有す
る半導体メモリ素子の製造方法を提供することにある。
【００１０】
【課題を解決するための手段】前記本発明の目的を達成
するための本発明の第１態様に係る自己整合コンタクト
を有する半導体メモリ素子は、半導体基板上に平行に配
置された複数個のゲート電極パターンと、前記ゲート電
極パターンの側壁に沿って形成された複数個の第１スぺ
ーサと、前記第１スぺーサが形成された結果物の全面に
形成された第１層間絶縁膜と、前記第１層間絶縁膜上で
前記ゲート電極パターンと直交する方向に平行に配置さ
れた複数個のビットラインパターンと、前記半導体基板
の表面近辺に形成される半導体素子の活性領域と前記ビ
ットラインパターンを電気的に接続させ、前記第１スぺ
ーサに自己整合的に形成された複数個のビットライン用
コンタクトと、前記ビットラインの側壁に沿って形成さ
れた複数個の第２スぺーサと、前記第２スぺーサが形成
された結果物の全面に形成された第２層間絶縁膜と、前
記半導体基板の表面近辺に形成される半導体素子の活性
領域とキャパシタのストレージ電極を電気的に接続さ
せ、前記第２および第１スぺーサに同時に自己整合的に
形成された複数個のストレージ電極用コンタクトとを含
む。
するための本発明の第１態様に係る自己整合コンタクト
を有する半導体メモリ素子は、半導体基板上に平行に配
置された複数個のゲート電極パターンと、前記ゲート電
極パターンの側壁に沿って形成された複数個の第１スぺ
ーサと、前記第１スぺーサが形成された結果物の全面に
形成された第１層間絶縁膜と、前記第１層間絶縁膜上で
前記ゲート電極パターンと直交する方向に平行に配置さ
れた複数個のビットラインパターンと、前記半導体基板
の表面近辺に形成される半導体素子の活性領域と前記ビ
ットラインパターンを電気的に接続させ、前記第１スぺ
ーサに自己整合的に形成された複数個のビットライン用
コンタクトと、前記ビットラインの側壁に沿って形成さ
れた複数個の第２スぺーサと、前記第２スぺーサが形成
された結果物の全面に形成された第２層間絶縁膜と、前
記半導体基板の表面近辺に形成される半導体素子の活性
領域とキャパシタのストレージ電極を電気的に接続さ
せ、前記第２および第１スぺーサに同時に自己整合的に
形成された複数個のストレージ電極用コンタクトとを含
む。
【００１１】前記ゲート電極パターンの最上層には絶縁
性の第１マスク層がさらに形成され、前記第１マスク層
と前記第１スぺーサは前記第１層間絶縁膜に対して蝕刻
選択性を有する、望ましくは前記第１マスク層と前記第
１スぺーサはシリコン窒化膜で形成され、前記第１層間
絶縁膜はシリコン酸化膜で形成される。
性の第１マスク層がさらに形成され、前記第１マスク層
と前記第１スぺーサは前記第１層間絶縁膜に対して蝕刻
選択性を有する、望ましくは前記第１マスク層と前記第
１スぺーサはシリコン窒化膜で形成され、前記第１層間
絶縁膜はシリコン酸化膜で形成される。
【００１２】また、前記ビットラインパターン上には絶
縁性の第２マスク層がさらに形成され、前記第２マスク
層と前記第２スぺーサは前記第１層間絶縁膜および第２
層間絶縁膜に対して蝕刻選択性を有する、望ましくは前
記第２マスク層と前記第２スぺーサはシリコン窒化膜で
形成され、前記第１層間絶縁膜および第２層間絶縁膜は
シリコン酸化膜で形成される。
縁性の第２マスク層がさらに形成され、前記第２マスク
層と前記第２スぺーサは前記第１層間絶縁膜および第２
層間絶縁膜に対して蝕刻選択性を有する、望ましくは前
記第２マスク層と前記第２スぺーサはシリコン窒化膜で
形成され、前記第１層間絶縁膜および第２層間絶縁膜は
シリコン酸化膜で形成される。
【００１３】一方、前記ビットライン用コンタクトは、
前記ゲート電極パターンの表面から上方向に一定高さだ
け突出し、前記ビットライン用コンタクトの表面高さ
は、前記ゲート電極パターンの表面高さ以下になる。
前記ゲート電極パターンの表面から上方向に一定高さだ
け突出し、前記ビットライン用コンタクトの表面高さ
は、前記ゲート電極パターンの表面高さ以下になる。
【００１４】一方、前記ストレージ電極用コンタクトと
接続するストレージ電極が前記第２層間絶縁膜上にさら
に備わる。
接続するストレージ電極が前記第２層間絶縁膜上にさら
に備わる。
【００１５】一方、前記本発明の目的を達成するための
本発明の第２態様に係る自己整合コンタクトを有する半
導体メモリ素子は、半導体基板の表面近辺でそれぞれ横
方向に一定の長さだけ延びた形状をし、横列に一定の間
隔をおいて相互分離されており、隣接した列とは半周期
だけシフトされるように配置されている複数個の活性領
域と、前記半導体基板上で前記各活性領域に対してその
長さ方向と直交する形態で一対ずつ平行に配置されてお
り、その側壁に沿って第１スぺーサが形成されている複
数個のゲート電極パターンと、前記第１スぺーサが形成
された結果物の全面に形成された第１層間絶縁膜と、前
記第１層間絶縁膜上で前記ゲート電極パターンと直交す
る方向に平行に配置され、側壁に沿って第２スぺーサが
形成された複数個のビットラインパターンと、前記各活
性領域に対して前記一対のゲート電極パターン間に位置
して前記活性領域と前記ビットラインパターンを電気的
に接続させ、前記第１スぺーサに自己整合的に形成され
た複数個のビットライン用コンタクトと、前記複数個の
ビットラインパターンが形成された前記第１層間絶縁膜
上の全面に形成された第２層間絶縁膜と、前記各活性領
域に対して前記一対のゲート電極パターンの各外側の端
に位置して前記活性領域とキャパシタのストレージ電極
を電気的に接続させ、前記第２および第１スぺーサに同
時に自己整合的に形成された複数個のストレージ電極用
コンタクトとを含む。
本発明の第２態様に係る自己整合コンタクトを有する半
導体メモリ素子は、半導体基板の表面近辺でそれぞれ横
方向に一定の長さだけ延びた形状をし、横列に一定の間
隔をおいて相互分離されており、隣接した列とは半周期
だけシフトされるように配置されている複数個の活性領
域と、前記半導体基板上で前記各活性領域に対してその
長さ方向と直交する形態で一対ずつ平行に配置されてお
り、その側壁に沿って第１スぺーサが形成されている複
数個のゲート電極パターンと、前記第１スぺーサが形成
された結果物の全面に形成された第１層間絶縁膜と、前
記第１層間絶縁膜上で前記ゲート電極パターンと直交す
る方向に平行に配置され、側壁に沿って第２スぺーサが
形成された複数個のビットラインパターンと、前記各活
性領域に対して前記一対のゲート電極パターン間に位置
して前記活性領域と前記ビットラインパターンを電気的
に接続させ、前記第１スぺーサに自己整合的に形成され
た複数個のビットライン用コンタクトと、前記複数個の
ビットラインパターンが形成された前記第１層間絶縁膜
上の全面に形成された第２層間絶縁膜と、前記各活性領
域に対して前記一対のゲート電極パターンの各外側の端
に位置して前記活性領域とキャパシタのストレージ電極
を電気的に接続させ、前記第２および第１スぺーサに同
時に自己整合的に形成された複数個のストレージ電極用
コンタクトとを含む。
【００１６】前記ビットライン用コンタクトは、前記ゲ
ート電極パターンの表面から上方向に一定高さだけ突出
し、前記ビットライン用コンタクトの表面高さは、前記
ゲート電極パターンの表面高さ以下になる。
ート電極パターンの表面から上方向に一定高さだけ突出
し、前記ビットライン用コンタクトの表面高さは、前記
ゲート電極パターンの表面高さ以下になる。
【００１７】また、前記各活性領域に対して、前記ビッ
トライン用コンタクトと一対のストレージ電極用コンタ
クトとの隔離距離を広げるために、前記ストレージ電極
用コンタクトの位置を活性領域の外側に最大限偏向する
ように配置され、前記複数個のゲート電極パターン中で
前記ストレージ電極用コンタクトは同じゲート電極パタ
ーン間に位置し、前記同じゲート電極パターン間に位置
する前記ストレージ電極用コンタクトの中心が縦方向に
沿ってジグザグ状に配置される。
トライン用コンタクトと一対のストレージ電極用コンタ
クトとの隔離距離を広げるために、前記ストレージ電極
用コンタクトの位置を活性領域の外側に最大限偏向する
ように配置され、前記複数個のゲート電極パターン中で
前記ストレージ電極用コンタクトは同じゲート電極パタ
ーン間に位置し、前記同じゲート電極パターン間に位置
する前記ストレージ電極用コンタクトの中心が縦方向に
沿ってジグザグ状に配置される。
【００１８】一方、前記本発明の他の目的を達成するた
めの本発明に係る自己整合コンタクトを有する半導体メ
モリ素子の製造方法は、活性領域が形成された半導体基
板上にゲート絶縁膜を介在して平行に配置された複数個
のゲート電極パターンを形成する段階と、前記各ゲート
電極パターンの側壁に第１スぺーサを形成する段階と、
前記第１スぺーサが形成された結果物上に第１層間絶縁
膜を形成する段階と、前記第１スぺーサに自己整合され
るように前記第１層間絶縁膜を蝕刻した後、導電性物質
で埋込んで前記半導体基板の活性領域と接続されたビッ
トライン用コンタクトを形成する段階と、前記ビットラ
イン用コンタクトの表面と接続しながら前記第１層間絶
縁膜上で前記ゲート電極パターンと直交する方向に複数
個のビットラインパターンを形成する段階と、前記ビッ
トラインパターンの側壁に第２スぺーサを形成する段階
と、前記第２スぺーサが形成された結果物上に第２層間
絶縁膜を形成する段階と、前記第２スぺーサおよび第１
スぺーサに同時に自己整合されるように前記第２層間絶
縁膜および第１層間絶縁膜を蝕刻した後、導電性物質で
埋込んで前記半導体基板の活性領域と接続されたストレ
ージ電極用コンタクトを形成する段階とを含む。
めの本発明に係る自己整合コンタクトを有する半導体メ
モリ素子の製造方法は、活性領域が形成された半導体基
板上にゲート絶縁膜を介在して平行に配置された複数個
のゲート電極パターンを形成する段階と、前記各ゲート
電極パターンの側壁に第１スぺーサを形成する段階と、
前記第１スぺーサが形成された結果物上に第１層間絶縁
膜を形成する段階と、前記第１スぺーサに自己整合され
るように前記第１層間絶縁膜を蝕刻した後、導電性物質
で埋込んで前記半導体基板の活性領域と接続されたビッ
トライン用コンタクトを形成する段階と、前記ビットラ
イン用コンタクトの表面と接続しながら前記第１層間絶
縁膜上で前記ゲート電極パターンと直交する方向に複数
個のビットラインパターンを形成する段階と、前記ビッ
トラインパターンの側壁に第２スぺーサを形成する段階
と、前記第２スぺーサが形成された結果物上に第２層間
絶縁膜を形成する段階と、前記第２スぺーサおよび第１
スぺーサに同時に自己整合されるように前記第２層間絶
縁膜および第１層間絶縁膜を蝕刻した後、導電性物質で
埋込んで前記半導体基板の活性領域と接続されたストレ
ージ電極用コンタクトを形成する段階とを含む。
【００１９】前記ストレージ電極用コンタクトを形成す
る段階で、前記第２層間絶縁膜および第１層間絶縁膜は
連続して蝕刻される。
る段階で、前記第２層間絶縁膜および第１層間絶縁膜は
連続して蝕刻される。
【００２０】一方、前記半導体基板の表面近辺に形成さ
れた半導体素子の活性領域は、横方向に一定の長さだけ
延びた形状をし、横列に一定の間隔をおいて相互分離さ
れており、隣接した列とは半周期だけシフトされるよう
に複数個が配置されており、前記各活性領域に対してそ
の長さ方向と直交する形態で一対ずつ前記ゲート電極パ
ターンを平行に配置されるように形成し、前記ビットラ
イン用コンタクトは前記各活性領域に対して前記一対の
ゲート電極パターン間に位置するように形成し、前記ス
トレージ電極用コンタクトは前記各活性領域に対して前
記一対のゲート電極パターンの各外側の端に位置するよ
うに形成する。
れた半導体素子の活性領域は、横方向に一定の長さだけ
延びた形状をし、横列に一定の間隔をおいて相互分離さ
れており、隣接した列とは半周期だけシフトされるよう
に複数個が配置されており、前記各活性領域に対してそ
の長さ方向と直交する形態で一対ずつ前記ゲート電極パ
ターンを平行に配置されるように形成し、前記ビットラ
イン用コンタクトは前記各活性領域に対して前記一対の
ゲート電極パターン間に位置するように形成し、前記ス
トレージ電極用コンタクトは前記各活性領域に対して前
記一対のゲート電極パターンの各外側の端に位置するよ
うに形成する。
【００２１】また、前記第１層間絶縁膜内に前記ビット
ライン用コンタクトを形成する段階で、除去された第１
層間絶縁膜を導電性物質で埋込んだ後、前記ビットライ
ン用コンタクトの表面高さは前記ゲート電極パターンの
表面高さ以下になるようにエッチバックまたは化学機械
的研磨工程をさらに行う。
ライン用コンタクトを形成する段階で、除去された第１
層間絶縁膜を導電性物質で埋込んだ後、前記ビットライ
ン用コンタクトの表面高さは前記ゲート電極パターンの
表面高さ以下になるようにエッチバックまたは化学機械
的研磨工程をさらに行う。
【００２２】本発明によれば、ストレージ電極用コンタ
クトをビットラインパターンとゲート電極パターンに自
己整合的に形成するためにビットライン用コンタクトと
ストレージ電極用コンタクトとの短絡が防止される。ま
た、ビットライン用コンタクトの表面高さをゲート電極
パターンの表面高さ以下に形成できるために、ビットラ
イン用コンタクトとストレージ電極用コンタクトとの距
離が遠ざかってこれら間の短絡が防止され、さらにビッ
トライン用コンタクトに対するストレージ電極コンタク
トの相対的な位置を最大限遠く配置できるために、これ
ら間の短絡を防止できると同時にコンタクトホール位置
選定時に充分な工程マージンを確保できる。
クトをビットラインパターンとゲート電極パターンに自
己整合的に形成するためにビットライン用コンタクトと
ストレージ電極用コンタクトとの短絡が防止される。ま
た、ビットライン用コンタクトの表面高さをゲート電極
パターンの表面高さ以下に形成できるために、ビットラ
イン用コンタクトとストレージ電極用コンタクトとの距
離が遠ざかってこれら間の短絡が防止され、さらにビッ
トライン用コンタクトに対するストレージ電極コンタク
トの相対的な位置を最大限遠く配置できるために、これ
ら間の短絡を防止できると同時にコンタクトホール位置
選定時に充分な工程マージンを確保できる。
【００２３】また、従来にビットライン用パッドおよび
ストレージ電極用パッドを予め形成した後にビットライ
ン用コンタクトおよびストレージ電極用コンタクトを形
成したことに比べて、これらパッドをあらかじめ形成さ
せないために工程が非常に単純化される。
ストレージ電極用パッドを予め形成した後にビットライ
ン用コンタクトおよびストレージ電極用コンタクトを形
成したことに比べて、これらパッドをあらかじめ形成さ
せないために工程が非常に単純化される。
【００２４】
【発明の実施の形態】以下、添付した図面を参照して本
発明の実施例をより詳細に説明する。
発明の実施例をより詳細に説明する。
【００２５】本発明は、以下で開示される実施例に限定
されるものではなく相異なる多様な形態で具現でき、単
に本実施例は本発明の開示を完全にし、通常の知識を有
する者に本発明の範ちゅうを完全に知らせるために提供
されるものである。添付した図面でいろいろな膜と領域
の厚さは明瞭性のために強調されたものである。
されるものではなく相異なる多様な形態で具現でき、単
に本実施例は本発明の開示を完全にし、通常の知識を有
する者に本発明の範ちゅうを完全に知らせるために提供
されるものである。添付した図面でいろいろな膜と領域
の厚さは明瞭性のために強調されたものである。
【００２６】＜第１実施例＞図１Ａ乃至図６は、本発明
の第１実施例に係る半導体メモリ素子の製造方法を説明
するために工程順序に従って示す図面であり、図７は前
記本発明の第１実施例に係る半導体メモリ素子の水平領
域を拡張して示すレイアウト図である。
の第１実施例に係る半導体メモリ素子の製造方法を説明
するために工程順序に従って示す図面であり、図７は前
記本発明の第１実施例に係る半導体メモリ素子の水平領
域を拡張して示すレイアウト図である。
【００２７】図１Ａはゲート電極パターンを形成する段
階を示す平面図であり、図１Ｂは図１Ａの１Ｂ−１Ｂ’
線を切った断面図である。
階を示す平面図であり、図１Ｂは図１Ａの１Ｂ−１Ｂ’
線を切った断面図である。
【００２８】図１Ａおよび図１Ｂを参照すれば、第１導
電型、例えばP型の半導体基板１の表面近辺に第２導電
型、例えばN型の埋込み不純物層３とNMOSトランジスタ
を形成するためのP型ウェル５を通常の方法、例えばイ
オン注入方法で不純物イオンを注入して順に形成する。
次に、前記P型ウェル５の表面領域に通常の素子分離工
程、例えばLOCOS法またはトレンチ法を用いて素子分離
領域７を形成して半導体基板１を活性領域１０と非活性
領域の素子分離領域７とに分離する。図１Ｂで、半導体
基板を示す参照番号"１"は最下層にだけ表示されたが、
通常の半導体基板は前記活性領域１０が形成されたウェ
ル５および埋込み不純物層３を含むことはもちろんであ
る。
電型、例えばP型の半導体基板１の表面近辺に第２導電
型、例えばN型の埋込み不純物層３とNMOSトランジスタ
を形成するためのP型ウェル５を通常の方法、例えばイ
オン注入方法で不純物イオンを注入して順に形成する。
次に、前記P型ウェル５の表面領域に通常の素子分離工
程、例えばLOCOS法またはトレンチ法を用いて素子分離
領域７を形成して半導体基板１を活性領域１０と非活性
領域の素子分離領域７とに分離する。図１Ｂで、半導体
基板を示す参照番号"１"は最下層にだけ表示されたが、
通常の半導体基板は前記活性領域１０が形成されたウェ
ル５および埋込み不純物層３を含むことはもちろんであ
る。
【００２９】本実施例で、前記素子分離領域７は、通常
の浅いトレンチ素子分離（ShallowTrench Isolation;ST
I）工程を用いて次のように形成できる。まず、埋込み
不純物層３およびウェル５が形成された半導体基板１上
にバッファ用酸化膜（図示せず）、マスク用窒化膜（図
示せず）およびフォトレジスト層（図示せず）を順に形
成し、写真工程を用いて非活性領域を限定するフォトレ
ジストパターンを形成する。次に前記フォトレジストパ
ターンを用いて前記マスク用窒化膜とバッファ用酸化膜
を異方性蝕刻して非活性領域の半導体基板を露出させ
る。次いで、前記マスク用窒化膜およびバッファ用酸化
膜を蝕刻マスクとして露出された半導体基板を約３,０
００〜５,０００Å程度の深度で異方性蝕刻してトレン
チを形成し、このトレンチに、例えば化学気相蒸着（Ch
emical Vapor Deposition;CVD）方法を用いて酸化膜を
蒸着した後、エッチバックまたは化学機械的研磨（Chem
ical Mechanical Polishing;CMP）工程を進行して表面
を平坦化させ、半導体基板１上に残留する前記窒化膜お
よびバッファ用酸化膜を除去することによって半導体基
板１の表面に平坦化された素子分離領域７を形成でき
る。
の浅いトレンチ素子分離（ShallowTrench Isolation;ST
I）工程を用いて次のように形成できる。まず、埋込み
不純物層３およびウェル５が形成された半導体基板１上
にバッファ用酸化膜（図示せず）、マスク用窒化膜（図
示せず）およびフォトレジスト層（図示せず）を順に形
成し、写真工程を用いて非活性領域を限定するフォトレ
ジストパターンを形成する。次に前記フォトレジストパ
ターンを用いて前記マスク用窒化膜とバッファ用酸化膜
を異方性蝕刻して非活性領域の半導体基板を露出させ
る。次いで、前記マスク用窒化膜およびバッファ用酸化
膜を蝕刻マスクとして露出された半導体基板を約３,０
００〜５,０００Å程度の深度で異方性蝕刻してトレン
チを形成し、このトレンチに、例えば化学気相蒸着（Ch
emical Vapor Deposition;CVD）方法を用いて酸化膜を
蒸着した後、エッチバックまたは化学機械的研磨（Chem
ical Mechanical Polishing;CMP）工程を進行して表面
を平坦化させ、半導体基板１上に残留する前記窒化膜お
よびバッファ用酸化膜を除去することによって半導体基
板１の表面に平坦化された素子分離領域７を形成でき
る。
【００３０】次いで、素子分離領域７が形成された前記
半導体基板１上に酸化膜または窒化膜のような所定の絶
縁膜を蒸着してゲート絶縁膜９を形成する。このゲート
絶縁膜９上に不純物がドープされたポリシリコン膜１１
とシリサイド膜１３を通常の方法で順に形成した後、そ
の上に例えば低圧化学気相蒸着法（Low Pressure CVD;L
PCVD）またはプラズマ化学気相蒸着法（Plasma Enhance
d CVD;PECVD）を用いて窒化膜よりなった第１マスク層
１５を蒸着する。次いで、所定の写真蝕刻工程を実施し
てゲート電極パターン１７を形成する。次いで、前記ゲ
ート電極パターン１７をイオン注入マスクとして前記半
導体基板１の全面に不純物をイオン注入して、前記活性
領域１０が形成されたウェル５の表面近辺に前記ゲート
電極パターン１７に自己整合された不純物領域（図示せ
ず）を形成する。前記不純物領域は後続工程によりトラ
ンジスタのソース領域またはドレーン領域になる所であ
る。
半導体基板１上に酸化膜または窒化膜のような所定の絶
縁膜を蒸着してゲート絶縁膜９を形成する。このゲート
絶縁膜９上に不純物がドープされたポリシリコン膜１１
とシリサイド膜１３を通常の方法で順に形成した後、そ
の上に例えば低圧化学気相蒸着法（Low Pressure CVD;L
PCVD）またはプラズマ化学気相蒸着法（Plasma Enhance
d CVD;PECVD）を用いて窒化膜よりなった第１マスク層
１５を蒸着する。次いで、所定の写真蝕刻工程を実施し
てゲート電極パターン１７を形成する。次いで、前記ゲ
ート電極パターン１７をイオン注入マスクとして前記半
導体基板１の全面に不純物をイオン注入して、前記活性
領域１０が形成されたウェル５の表面近辺に前記ゲート
電極パターン１７に自己整合された不純物領域（図示せ
ず）を形成する。前記不純物領域は後続工程によりトラ
ンジスタのソース領域またはドレーン領域になる所であ
る。
【００３１】図１Ａに示したように、半導体基板１の表
面は活性領域１０とこれらを限定する素子分離領域７と
に区分され、各活性領域１０は横方向に一定の長さだけ
延びた同じ形状をし、隣接した活性領域１０の列とは半
周期だけシフトされるように形成される。また各活性領
域１０に対しては一対のゲート電極パターン１７が平行
に配置される。
面は活性領域１０とこれらを限定する素子分離領域７と
に区分され、各活性領域１０は横方向に一定の長さだけ
延びた同じ形状をし、隣接した活性領域１０の列とは半
周期だけシフトされるように形成される。また各活性領
域１０に対しては一対のゲート電極パターン１７が平行
に配置される。
【００３２】図２Ａは、ビットライン用コンタクトを形
成する段階の平面図であり、図２Ｂは図２Ａの２Ｂ−２
Ｂ’方向の断面図である。
成する段階の平面図であり、図２Ｂは図２Ａの２Ｂ−２
Ｂ’方向の断面図である。
【００３３】図２Ａおよび図２Ｂを参照すれば、ゲート
電極パターン１７が形成された結果物上に、例えばプラ
ズマ化学気相蒸着方法または低圧化学気相蒸着方法を使
用して窒化膜を所定厚さに蒸着した後、全面エッチバッ
クしてゲート電極パターン１７の側壁に第１スぺーサ１
９を形成する。前記第１スぺーサ１９は、後続するビッ
トライン用コンタクト形成のための蝕刻工程でゲート電
極パターンの蝕刻を防止してビットライン用コンタクト
を自己整合的に形成させる蝕刻障壁層の役割をする。
電極パターン１７が形成された結果物上に、例えばプラ
ズマ化学気相蒸着方法または低圧化学気相蒸着方法を使
用して窒化膜を所定厚さに蒸着した後、全面エッチバッ
クしてゲート電極パターン１７の側壁に第１スぺーサ１
９を形成する。前記第１スぺーサ１９は、後続するビッ
トライン用コンタクト形成のための蝕刻工程でゲート電
極パターンの蝕刻を防止してビットライン用コンタクト
を自己整合的に形成させる蝕刻障壁層の役割をする。
【００３４】次に、通常の化学気相蒸着方法を使用して
５,０００〜８,０００Å程度の厚い絶縁膜、例えば前記
第１マスク層１５および第１スぺーサ１９に対して蝕刻
選択性を有するボロン-燐を含むシリコン酸化膜のBPSG
（Boro-Phosphosilicate Glass）膜を蒸着して第１スぺ
ーサ１９間を埋込む第１層間絶縁膜２３を形成する。次
に、CMPのような通常の平坦化工程を実施して前記第１
層間絶縁膜２３の表面を平坦化する。
５,０００〜８,０００Å程度の厚い絶縁膜、例えば前記
第１マスク層１５および第１スぺーサ１９に対して蝕刻
選択性を有するボロン-燐を含むシリコン酸化膜のBPSG
（Boro-Phosphosilicate Glass）膜を蒸着して第１スぺ
ーサ１９間を埋込む第１層間絶縁膜２３を形成する。次
に、CMPのような通常の平坦化工程を実施して前記第１
層間絶縁膜２３の表面を平坦化する。
【００３５】次に、所定の写真蝕刻工程を実施して第１
層間絶縁膜２３を蝕刻することによって、半導体基板の
活性領域１０を露出させるコンタクトホールを形成す
る。このコンタクトホールは図２Ａに示したように、各
活性領域１０に対してその中心部の一対のゲート電極パ
ターン１７の側壁に形成された第１スぺーサ１９間で前
記第１スぺーサ１９に自己整合的に形成される。
層間絶縁膜２３を蝕刻することによって、半導体基板の
活性領域１０を露出させるコンタクトホールを形成す
る。このコンタクトホールは図２Ａに示したように、各
活性領域１０に対してその中心部の一対のゲート電極パ
ターン１７の側壁に形成された第１スぺーサ１９間で前
記第１スぺーサ１９に自己整合的に形成される。
【００３６】次いで、半導体基板の活性領域１０を露出
させるコンタクトホールが形成された前記の結果物上に
導電物質、例えば不純物がドープされたポリシリコン膜
を所定厚さで蒸着した後、エッチバックまたはCMP工程
を実施して前記コンタクトホール内部を埋込んでビット
ライン用コンタクト２５を形成する。前記ビットライン
コンタクト２５は後続工程で形成されるビットラインと
半導体基板の活性領域１０を電気的に接続するためのも
のである。
させるコンタクトホールが形成された前記の結果物上に
導電物質、例えば不純物がドープされたポリシリコン膜
を所定厚さで蒸着した後、エッチバックまたはCMP工程
を実施して前記コンタクトホール内部を埋込んでビット
ライン用コンタクト２５を形成する。前記ビットライン
コンタクト２５は後続工程で形成されるビットラインと
半導体基板の活性領域１０を電気的に接続するためのも
のである。
【００３７】図３Ａはビットラインパターンを形成する
段階の平面図であり、図３Ｂは前記平面図の３Ｂ−３
Ｂ’方向の断面図であり、図４は３Ｃ−３Ｃ’方向の断
面図である。
段階の平面図であり、図３Ｂは前記平面図の３Ｂ−３
Ｂ’方向の断面図であり、図４は３Ｃ−３Ｃ’方向の断
面図である。
【００３８】詳細には、ビットライン用コンタクト２５
が形成された結果物の全面に導電物質、例えばタングス
テン膜、チタン膜、タングステン膜またはチタン窒化膜
を順に所定厚さに蒸着してビットライン用導電層を形成
した後、引続き前記ビットライン用導電層上にプラズマ
化学気相蒸着（PECVD）方法または低圧化学気相蒸着方
法で所定厚さの窒化膜を蒸着して第２マスク層２９を形
成する。
が形成された結果物の全面に導電物質、例えばタングス
テン膜、チタン膜、タングステン膜またはチタン窒化膜
を順に所定厚さに蒸着してビットライン用導電層を形成
した後、引続き前記ビットライン用導電層上にプラズマ
化学気相蒸着（PECVD）方法または低圧化学気相蒸着方
法で所定厚さの窒化膜を蒸着して第２マスク層２９を形
成する。
【００３９】次に、所定の写真蝕刻工程を実施してビッ
トラインが形成される領域を限定した後、前記第２マス
ク層２９とビットライン用導電層２７を順に蝕刻するこ
とによって、第２マスク層２９とビットライン導電層２
７とよりなされたビットラインパターンを形成する。前
記ビットラインパターンは図３Ａに示したように、各活
性領域１０が形成された間に前記ゲート電極パターン１
７と直交する方向に形成され、前記ビットライン用コン
タクト２５が前記ビットラインパターンの下部とオーバ
ーラップされるように形成されるために、前記ビットラ
イン２７はゲート電極パターン１７の側壁に形成された
第１スぺーサ１９に自己整合的に形成されたビットライ
ン用コンタクト２５により半導体基板の活性領域１０と
接続される。
トラインが形成される領域を限定した後、前記第２マス
ク層２９とビットライン用導電層２７を順に蝕刻するこ
とによって、第２マスク層２９とビットライン導電層２
７とよりなされたビットラインパターンを形成する。前
記ビットラインパターンは図３Ａに示したように、各活
性領域１０が形成された間に前記ゲート電極パターン１
７と直交する方向に形成され、前記ビットライン用コン
タクト２５が前記ビットラインパターンの下部とオーバ
ーラップされるように形成されるために、前記ビットラ
イン２７はゲート電極パターン１７の側壁に形成された
第１スぺーサ１９に自己整合的に形成されたビットライ
ン用コンタクト２５により半導体基板の活性領域１０と
接続される。
【００４０】一方、前記ビットライン用導電層を第１層
間絶縁膜２３上に形成する前に前記第１層間絶縁膜２３
上に他の層間絶縁膜（図示せず）をさらに形成した後、
前記ビットライン用コンタクト２５を露出させるコンタ
クトホールを形成し、さらにその後、前記コンタクトホ
ールを埋込みながら前記他の層間絶縁膜上の全面にビッ
トライン用導電層を形成する場合もある。
間絶縁膜２３上に形成する前に前記第１層間絶縁膜２３
上に他の層間絶縁膜（図示せず）をさらに形成した後、
前記ビットライン用コンタクト２５を露出させるコンタ
クトホールを形成し、さらにその後、前記コンタクトホ
ールを埋込みながら前記他の層間絶縁膜上の全面にビッ
トライン用導電層を形成する場合もある。
【００４１】一方、前記ビットラインパターンが形成さ
れた後、第１層間絶縁膜２３上の全面に、例えば低圧化
学気相蒸着（LPCVD）方法またはプラズマ化学気相蒸着
方法で窒化膜を蒸着した後、エッチバックして前記ビッ
トライン２７パターンの側壁に第２スぺーサ３１を形成
する。
れた後、第１層間絶縁膜２３上の全面に、例えば低圧化
学気相蒸着（LPCVD）方法またはプラズマ化学気相蒸着
方法で窒化膜を蒸着した後、エッチバックして前記ビッ
トライン２７パターンの側壁に第２スぺーサ３１を形成
する。
【００４２】図５Ａはストレージ電極用コンタクトを形
成する段階の平面図であり、図５Ｂ及び図６は各々４Ｂ
−４Ｂ’方向および４Ｃ−４Ｃ’方向の断面図である。
成する段階の平面図であり、図５Ｂ及び図６は各々４Ｂ
−４Ｂ’方向および４Ｃ−４Ｃ’方向の断面図である。
【００４３】詳細には、前記ビットラインパターンの側
壁に第２スぺーサ３１を形成した後、結果物上に第２マ
スク層２９および第２スぺーサ３１に蝕刻選択性を有す
るシリコン酸化膜、例えばボロン-燐を含むシリコン膜
（Boro-Phosphosilicate Glass;BPSG）を蒸着して第２
スぺーサ３１間を埋込む第２層間絶縁膜３３を形成す
る。前記第２層間絶縁膜３３および第１層間絶縁膜２３
としては、後続するストレージ電極用コンタクト形成の
ための蝕刻工程時に前記第２マスク層２９、第２スぺー
サ３１、第１マスク層１５及び第１スぺーサ１９に対し
て蝕刻選択性を有する物質を選択して使用できる。
壁に第２スぺーサ３１を形成した後、結果物上に第２マ
スク層２９および第２スぺーサ３１に蝕刻選択性を有す
るシリコン酸化膜、例えばボロン-燐を含むシリコン膜
（Boro-Phosphosilicate Glass;BPSG）を蒸着して第２
スぺーサ３１間を埋込む第２層間絶縁膜３３を形成す
る。前記第２層間絶縁膜３３および第１層間絶縁膜２３
としては、後続するストレージ電極用コンタクト形成の
ための蝕刻工程時に前記第２マスク層２９、第２スぺー
サ３１、第１マスク層１５及び第１スぺーサ１９に対し
て蝕刻選択性を有する物質を選択して使用できる。
【００４４】次に、写真蝕刻工程を実施して前記第２層
間絶縁膜３３上に、半導体基板の活性領域１０、特にト
ランジスタのソース領域上部の第２層間絶縁膜３３を露
出させる形態のフォトレジストパターン（図示せず）を
形成する。このフォトレジストパターンを蝕刻マスクと
して使用して第２層間絶縁膜３３および第１層間絶縁膜
２３を順に蝕刻することによって、半導体基板のソース
領域を露出させるコンタクトホールを形成する。この
時、前記コンタクトホールは、ビットラインパターンの
側壁に沿って形成された第２スぺーサ３１と同時に前記
ゲート電極パターン１７の側壁に沿って形成された第１
スぺーサ１９に自己整合されるように形成される。
間絶縁膜３３上に、半導体基板の活性領域１０、特にト
ランジスタのソース領域上部の第２層間絶縁膜３３を露
出させる形態のフォトレジストパターン（図示せず）を
形成する。このフォトレジストパターンを蝕刻マスクと
して使用して第２層間絶縁膜３３および第１層間絶縁膜
２３を順に蝕刻することによって、半導体基板のソース
領域を露出させるコンタクトホールを形成する。この
時、前記コンタクトホールは、ビットラインパターンの
側壁に沿って形成された第２スぺーサ３１と同時に前記
ゲート電極パターン１７の側壁に沿って形成された第１
スぺーサ１９に自己整合されるように形成される。
【００４５】次いで、コンタクトホールが形成された結
果物上に導電物質、例えば不純物がドープされたポリシ
リコン膜を蒸着した後、エッチバックまたは化学機械的
研磨工程を行うことによって前記コンタクトホールを埋
込みながら半導体基板の活性領域１０と接続されたスト
レージ電極用コンタクト３５を形成する。この時、前記
エッチバック工程は被蝕刻物質が上側から均一な速度で
蝕刻されることをいい、化学機械的研磨工程は被蝕刻物
質が形成された基板の上側から同じ高さで蝕刻されるこ
とを意味する。
果物上に導電物質、例えば不純物がドープされたポリシ
リコン膜を蒸着した後、エッチバックまたは化学機械的
研磨工程を行うことによって前記コンタクトホールを埋
込みながら半導体基板の活性領域１０と接続されたスト
レージ電極用コンタクト３５を形成する。この時、前記
エッチバック工程は被蝕刻物質が上側から均一な速度で
蝕刻されることをいい、化学機械的研磨工程は被蝕刻物
質が形成された基板の上側から同じ高さで蝕刻されるこ
とを意味する。
【００４６】引き続き、通常の方法でストレージ電極用
コンタクトが形成された結果物上にストレージ電極、誘
電体膜およびプレート電極を形成して半導体メモリ素子
のキャパシタを製造する。前記ストレージ電極はスタッ
ク型またはセルキャパシタンスを増加させるためのシリ
ンダー型およびその他の色々な形態で形成できることは
もちろんである。
コンタクトが形成された結果物上にストレージ電極、誘
電体膜およびプレート電極を形成して半導体メモリ素子
のキャパシタを製造する。前記ストレージ電極はスタッ
ク型またはセルキャパシタンスを増加させるためのシリ
ンダー型およびその他の色々な形態で形成できることは
もちろんである。
【００４７】図７は、図５Ａに示した平面図を拡張した
図面であり、図７を参照すれば、横方向に一定の長さを
有する活性領域１０が一定の間隔をおいて相互分離され
複数個形成されており、縦方向には前記活性領域１０が
隣接した列とはおのおの半周期だけシフトされるように
配置される。各活性領域１０に対しては縦方向に一対の
ゲート電極パターン１７が一定の間隔をおいて平行に複
数個が形成される。
図面であり、図７を参照すれば、横方向に一定の長さを
有する活性領域１０が一定の間隔をおいて相互分離され
複数個形成されており、縦方向には前記活性領域１０が
隣接した列とはおのおの半周期だけシフトされるように
配置される。各活性領域１０に対しては縦方向に一対の
ゲート電極パターン１７が一定の間隔をおいて平行に複
数個が形成される。
【００４８】一方、前記ゲート電極パターン１７上には
第１層間絶縁膜により絶縁されながら、前記ゲート電極
パターン１７と直交する方向に複数個のビットラインパ
ターンが形成され、前記ビットラインパターンは前記活
性領域１０間に形成される。前記ビットライン用コンタ
クト２５とストレージ電極用コンタクト３５は前記ゲー
ト電極パターン１７間に相互区別される位置に形成され
る。すなわち、前記ビットライン用コンタクト２５とス
トレージ電極用コンタクト３５は一個おきに前記ゲート
電極パターン１７間に形成され、前記ストレージ電極用
コンタクト３５はゲート電極パターン１７とビットライ
ンパターンで取り囲まれた領域ごとに一個ずつ形成され
るが、前記ビットライン用コンタクト２５はゲート電極
パターン１７とビットラインパターンで取り囲まれた領
域ごとに一個置きに形成されることが分かる。第１実施
例では前記ストレージ電極用コンタクト３５の中心位置
が縦方向に沿って一列に配列されていることが分かる。
第１層間絶縁膜により絶縁されながら、前記ゲート電極
パターン１７と直交する方向に複数個のビットラインパ
ターンが形成され、前記ビットラインパターンは前記活
性領域１０間に形成される。前記ビットライン用コンタ
クト２５とストレージ電極用コンタクト３５は前記ゲー
ト電極パターン１７間に相互区別される位置に形成され
る。すなわち、前記ビットライン用コンタクト２５とス
トレージ電極用コンタクト３５は一個おきに前記ゲート
電極パターン１７間に形成され、前記ストレージ電極用
コンタクト３５はゲート電極パターン１７とビットライ
ンパターンで取り囲まれた領域ごとに一個ずつ形成され
るが、前記ビットライン用コンタクト２５はゲート電極
パターン１７とビットラインパターンで取り囲まれた領
域ごとに一個置きに形成されることが分かる。第１実施
例では前記ストレージ電極用コンタクト３５の中心位置
が縦方向に沿って一列に配列されていることが分かる。
【００４９】以上の前記本発明の第１実施例に係る半導
体メモリ素子の製造方法によれば、ストレージ電極用コ
ンタクトをビットライン側壁に形成された第２スぺーサ
とゲート電極パターンの側壁に形成された第１スぺーサ
に同時に自己整合されるように形成することによって単
純な工程でビットライン用コンタクトとストレージ電極
用コンタクトとの短絡が防止され、工程マージンが向上
した半導体メモリ素子を製造できる。
体メモリ素子の製造方法によれば、ストレージ電極用コ
ンタクトをビットライン側壁に形成された第２スぺーサ
とゲート電極パターンの側壁に形成された第１スぺーサ
に同時に自己整合されるように形成することによって単
純な工程でビットライン用コンタクトとストレージ電極
用コンタクトとの短絡が防止され、工程マージンが向上
した半導体メモリ素子を製造できる。
【００５０】＜第２実施例＞第２実施例は、第１実施例
の図５Ｂに示したように、ビットライン用コンタクト２
５とストレージ電極用コンタクト３５は第１層間絶縁膜
２３に分離されているが、その距離Ｌ０が非常に近いた
めにミスアラインに対する工程マージンが非常に小さ
い。したがって、ビットライン用コンタクト２５が形成
された状態でストレージ電極用コンタクト３５を形成す
るための写真工程でミスアラインが発生する場合にも二
つのコンタクト間に短絡を防止できる方法を提示する。
の図５Ｂに示したように、ビットライン用コンタクト２
５とストレージ電極用コンタクト３５は第１層間絶縁膜
２３に分離されているが、その距離Ｌ０が非常に近いた
めにミスアラインに対する工程マージンが非常に小さ
い。したがって、ビットライン用コンタクト２５が形成
された状態でストレージ電極用コンタクト３５を形成す
るための写真工程でミスアラインが発生する場合にも二
つのコンタクト間に短絡を防止できる方法を提示する。
【００５１】図８は本発明の第２実施例に係る半導体メ
モリ素子のレイアウト図であり、図９は図８の６Ｂ−６
Ｂ’方向の断面図であり、第１実施例と同じ参照番号は
同一部材を示す。
モリ素子のレイアウト図であり、図９は図８の６Ｂ−６
Ｂ’方向の断面図であり、第１実施例と同じ参照番号は
同一部材を示す。
【００５２】図８を参照すれば、第１実施例のレイアウ
ト図を示す図７と比較して、各活性領域１０に対して一
対のゲート電極パターン１７間の中央に配置されたビッ
トライン用コンタクト２５を中心として各ゲート電極パ
ターン１７の外側端に形成されるストレージ電極用コン
タクト３５の中心が最大限外側に偏向されるように配置
されていて、ストレージ電極用コンタクト３５が縦方向
に沿って全体的にジグザグ形態をなすように配置されて
いることが分かる。これはビットライン用コンタクト２
５の中心は変わらないが、各活性領域１０において各ゲ
ート電極パターン１７の両外側端に位置するストレージ
電極用コンタクト３５の位置が許容する範囲でできるだ
け外側に偏向されるために、縦方向に隣接する活性領域
１０間におのおの半周期だけシフトされることとあいま
って全体的にジグザグ形態になることである。
ト図を示す図７と比較して、各活性領域１０に対して一
対のゲート電極パターン１７間の中央に配置されたビッ
トライン用コンタクト２５を中心として各ゲート電極パ
ターン１７の外側端に形成されるストレージ電極用コン
タクト３５の中心が最大限外側に偏向されるように配置
されていて、ストレージ電極用コンタクト３５が縦方向
に沿って全体的にジグザグ形態をなすように配置されて
いることが分かる。これはビットライン用コンタクト２
５の中心は変わらないが、各活性領域１０において各ゲ
ート電極パターン１７の両外側端に位置するストレージ
電極用コンタクト３５の位置が許容する範囲でできるだ
け外側に偏向されるために、縦方向に隣接する活性領域
１０間におのおの半周期だけシフトされることとあいま
って全体的にジグザグ形態になることである。
【００５３】一方、前記ストレージ電極用コンタクト３
５の中心位置が外側に偏向されうる範囲は、前記ストレ
ージ電極用コンタクト３５の中心位置が少なくとも前記
ゲート電極パターン１７間に位置し、ゲート電極パター
ン１７の側壁に沿って形成された第１スぺーサ１９に自
己整合されるようにし、さらに少なくとも前記ストレー
ジ電極用コンタクト３５の底面が前記隣る第１スぺーサ
１９により露出される半導体基板の活性領域１０の表面
の全体と接触するようにして接触面積の減少を防止しな
ければならない。
５の中心位置が外側に偏向されうる範囲は、前記ストレ
ージ電極用コンタクト３５の中心位置が少なくとも前記
ゲート電極パターン１７間に位置し、ゲート電極パター
ン１７の側壁に沿って形成された第１スぺーサ１９に自
己整合されるようにし、さらに少なくとも前記ストレー
ジ電極用コンタクト３５の底面が前記隣る第１スぺーサ
１９により露出される半導体基板の活性領域１０の表面
の全体と接触するようにして接触面積の減少を防止しな
ければならない。
【００５４】図９を参照すれば、ビットライン用コンタ
クト２５の側壁とゲート電極パターン１７の側壁が一直
線になるように示したが、本実施例はこれに限定される
ものではない。一方、図９に示したようにビットライン
用コンタクト２５とストレージ電極用コンタクト３５と
の距離Ｌ１が図５Ｂに示した距離Ｌ０に比べて延びたこ
とが分かり、したがって、ストレージ電極用コンタクト
３５の形成のための写真工程時にミスアラインに対する
工程マージンをふやせる。
クト２５の側壁とゲート電極パターン１７の側壁が一直
線になるように示したが、本実施例はこれに限定される
ものではない。一方、図９に示したようにビットライン
用コンタクト２５とストレージ電極用コンタクト３５と
の距離Ｌ１が図５Ｂに示した距離Ｌ０に比べて延びたこ
とが分かり、したがって、ストレージ電極用コンタクト
３５の形成のための写真工程時にミスアラインに対する
工程マージンをふやせる。
【００５５】＜第３実施例＞本発明の第３実施例は、ビ
ットライン用コンタクト２５とストレージ電極用コンタ
クト３５との短絡を防止するための他の方法を示すこと
であって、図１０Ａ及び図１０Ｂは第３実施例に係る半
導体メモリ素子の製造方法を説明するための断面図であ
って、図８Ａの６Ｂ−６Ｂ’を切ったものに対応する断
面図である。
ットライン用コンタクト２５とストレージ電極用コンタ
クト３５との短絡を防止するための他の方法を示すこと
であって、図１０Ａ及び図１０Ｂは第３実施例に係る半
導体メモリ素子の製造方法を説明するための断面図であ
って、図８Ａの６Ｂ−６Ｂ’を切ったものに対応する断
面図である。
【００５６】詳細には、本発明の第１実施例の図２Ｂに
示したように、ビットライン用コンタクトホールを形成
し、基板の全面に導電膜、例えばドープされたポリシリ
コン膜を蒸着した状態で化学機械的研磨工程またはエッ
チバック工程を進行し、この時にゲート電極パターン１
７の最上層に位置した第１マスク層１５が露出される時
まで行う。この時、前記第１マスク層１５の一部が過蝕
刻される場合もあるが、ゲート電極（１１＋１３）と後
続するストレージ電極用コンタクト３５との絶縁特性を
確保するためには、図１０Ａに示したように前記第１マ
スク層１５は少なくともその高さの中間程度までは残留
させることが望ましい。前記第１マスク層１５とビット
ライン用コンタクト２５の形成物質間の蝕刻選択性によ
って残留する前記ビットライン用コンタクト２５の表面
高さは、前記残留する第１マスク層１５の表面高さより
大きいか、または同一かそれ以下である場合もある。
示したように、ビットライン用コンタクトホールを形成
し、基板の全面に導電膜、例えばドープされたポリシリ
コン膜を蒸着した状態で化学機械的研磨工程またはエッ
チバック工程を進行し、この時にゲート電極パターン１
７の最上層に位置した第１マスク層１５が露出される時
まで行う。この時、前記第１マスク層１５の一部が過蝕
刻される場合もあるが、ゲート電極（１１＋１３）と後
続するストレージ電極用コンタクト３５との絶縁特性を
確保するためには、図１０Ａに示したように前記第１マ
スク層１５は少なくともその高さの中間程度までは残留
させることが望ましい。前記第１マスク層１５とビット
ライン用コンタクト２５の形成物質間の蝕刻選択性によ
って残留する前記ビットライン用コンタクト２５の表面
高さは、前記残留する第１マスク層１５の表面高さより
大きいか、または同一かそれ以下である場合もある。
【００５７】次いで、第２層間絶縁膜３３とストレージ
電極用コンタクト３５を形成する後続工程は第１実施例
と同じ方法で行う。図１０Ｂに示したように、図５Ｂと
比較してビットライン用コンタクト２５とストレージ電
極用コンタクト３５との距離Ｌ２は第１実施例のように
ビットライン用コンタクト２５の突出部分（すなわち、
第１マスク層１５から上方に突出すると同時に側面に一
定長さだけ延設された部分）が除去されるために非常に
広がる。したがって、ビットライン用コンタクト２５と
ストレージ電極用コンタクト３５との短絡を容易に防止
でき、ストレージ電極用コンタクト３５の形成のための
写真蝕刻工程時にミスアラインに対する工程マージンも
非常に向上することが分かる。
電極用コンタクト３５を形成する後続工程は第１実施例
と同じ方法で行う。図１０Ｂに示したように、図５Ｂと
比較してビットライン用コンタクト２５とストレージ電
極用コンタクト３５との距離Ｌ２は第１実施例のように
ビットライン用コンタクト２５の突出部分（すなわち、
第１マスク層１５から上方に突出すると同時に側面に一
定長さだけ延設された部分）が除去されるために非常に
広がる。したがって、ビットライン用コンタクト２５と
ストレージ電極用コンタクト３５との短絡を容易に防止
でき、ストレージ電極用コンタクト３５の形成のための
写真蝕刻工程時にミスアラインに対する工程マージンも
非常に向上することが分かる。
【００５８】＜第４実施例＞第４実施例は本発明の第２
実施例と第３実施例を結合したものであって、図１１は
第４実施例の方法を示す断面図である。図１１は図８の
レイアウト図で６Ｂ−６Ｂ’線に対応した断面図であ
る。
実施例と第３実施例を結合したものであって、図１１は
第４実施例の方法を示す断面図である。図１１は図８の
レイアウト図で６Ｂ−６Ｂ’線に対応した断面図であ
る。
【００５９】図１１を参照すれば、ストレージ電極用コ
ンタクト３５の中心位置を活性領域１０の量外側端に最
大限移すと同時にビットライン用コンタクト２５の表面
高さをゲート電極パターン１７の高さ水準に低められ、
ビットライン用コンタクト２５とストレージ電極用コン
タクト３５との距離Ｌ３がさらに広がってこれらの間の
短絡をさらに効果的に防止できる。
ンタクト３５の中心位置を活性領域１０の量外側端に最
大限移すと同時にビットライン用コンタクト２５の表面
高さをゲート電極パターン１７の高さ水準に低められ、
ビットライン用コンタクト２５とストレージ電極用コン
タクト３５との距離Ｌ３がさらに広がってこれらの間の
短絡をさらに効果的に防止できる。
【００６０】
【発明の効果】以上、本発明の実施例について詳細に説
明したが、本発明は前記の実施例に限定されず、本発明
が属する技術的思想内で当業者により多くの変形および
改良が可能である。
明したが、本発明は前記の実施例に限定されず、本発明
が属する技術的思想内で当業者により多くの変形および
改良が可能である。
【００６１】本発明によれば、ストレージ電極用コンタ
クトをビットラインとゲート電極パターンの側壁に形成
されたスぺーサに同時に自己整合されるように形成する
ことによって、単純な工程でビットライン用コンタクト
とストレージ電極用コンタクトとの短絡がなくて工程マ
ージンが向上した半導体メモリ素子を製造できる。
クトをビットラインとゲート電極パターンの側壁に形成
されたスぺーサに同時に自己整合されるように形成する
ことによって、単純な工程でビットライン用コンタクト
とストレージ電極用コンタクトとの短絡がなくて工程マ
ージンが向上した半導体メモリ素子を製造できる。
【００６２】また、ストレージ電極用コンタクトを形成
する時、各活性領域の外側にできるだけ最大限偏向する
ようにジグザグに配置することによって、ビットライン
用コンタクトとストレージ電極用コンタクトとの間隔を
広げてストレージ電極用コンタクト形成のための写真工
程時にミスアラインマージンをふやせる。
する時、各活性領域の外側にできるだけ最大限偏向する
ようにジグザグに配置することによって、ビットライン
用コンタクトとストレージ電極用コンタクトとの間隔を
広げてストレージ電極用コンタクト形成のための写真工
程時にミスアラインマージンをふやせる。
【００６３】また、ビットライン用コンタクトを形成
し、全面に導電膜を蒸着した状態でCMPまたはエッチバ
ックを進行する時にマスク層の高さまでビットライン用
コンタクトを蝕刻することによって、ビットライン用コ
ンタクトとストレージ電極用コンタクトとの距離を広げ
られてこれら間の短絡をさらに効果的に防止できる。
し、全面に導電膜を蒸着した状態でCMPまたはエッチバ
ックを進行する時にマスク層の高さまでビットライン用
コンタクトを蝕刻することによって、ビットライン用コ
ンタクトとストレージ電極用コンタクトとの距離を広げ
られてこれら間の短絡をさらに効果的に防止できる。
【図１】Ａ、Ｂは、本発明の第１実施例に係る半導体メ
モリ素子の製造方法を説明するために工程順序によって
示す図面である。
モリ素子の製造方法を説明するために工程順序によって
示す図面である。
【図２】Ａ、Ｂは、本発明の第１実施例に係る半導体メ
モリ素子の製造方法を説明するために工程順序によって
示す図面である。
モリ素子の製造方法を説明するために工程順序によって
示す図面である。
【図３】Ａ、Ｂは、本発明の第１実施例に係る半導体メ
モリ素子の製造方法を説明するために工程順序によって
示す図面である。
モリ素子の製造方法を説明するために工程順序によって
示す図面である。
【図４】本発明の第１実施例に係る半導体メモリ素子の
製造方法を説明するために工程順序によって示す図面で
ある。
製造方法を説明するために工程順序によって示す図面で
ある。
【図５】Ａ、Ｂは、本発明の第１実施例に係る半導体メ
モリ素子の製造方法を説明するために工程順序によって
示す図面である。
モリ素子の製造方法を説明するために工程順序によって
示す図面である。
【図６】本発明の第１実施例に係る半導体メモリ素子の
製造方法を説明するために工程順序によって示す図面で
ある。
製造方法を説明するために工程順序によって示す図面で
ある。
【図７】本発明の第１実施例に係る半導体メモリ素子の
水平領域を拡張して示すレイアウト図である。
水平領域を拡張して示すレイアウト図である。
【図８】本発明の第２実施例に係る半導体メモリ素子の
レイアウト図である。
レイアウト図である。
【図９】図８の６ｂ−６ｂ’方向の断面図である。
【図１０】Ａ、Ｂは、本発明の第３実施例に係る半導体
メモリ素子の製造方法を説明するための図８の６Ｂ−６
Ｂ’方向に対応する断面図である。
メモリ素子の製造方法を説明するための図８の６Ｂ−６
Ｂ’方向に対応する断面図である。
【図１１】本発明の第４実施例に係る半導体メモリ素子
の製造方法を説明するための図８の６Ｂ−６Ｂ’方向に
対応する断面図である。
の製造方法を説明するための図８の６Ｂ−６Ｂ’方向に
対応する断面図である。
１…半導体基板 ３…埋込み不純物層 ５…ウェル ７…素子分離領域 ９…ゲート絶縁膜 １０…活性領域 １１、１３…ゲート電極 １５…第１マスク層 １７…ゲート電極パターン １９…第１スぺーサ ２３…第１層間絶縁膜 ２５…ビットライン用コンタクト ２７…ビットライン ２９…第２マスク層 ３１…第２スぺーサ ３３…第２層間絶縁膜 ３５…ストレージ電極用コンタクト
───────────────────────────────────────────────────── フロントページの続き (72)発明者 李 重 ▲げん▼ 大韓民国京畿道水原市八達区靈通洞 三星 アパート924棟403号 (72)発明者 南 炳 允 大韓民国京畿道水原市八達区梅灘洞 住公 ５団地514棟204号 (72)発明者 閔 庚 珍 大韓民国ソウル特別市城東區錦湖洞３街 1331番地 斗山アパート115棟709号 Ｆターム(参考） 5F083 AD48 JA39 JA40 LA12 LA16 MA03 MA17 MA19 NA01 NA08 PR29 PR39 PR40
Claims (20)
- 【請求項１】 半導体基板上に平行に配置された複数個
のゲート電極パターンと、 前記ゲート電極パターンの側壁に沿って形成された複数
個の第１スぺーサと、 前記第１スぺーサが形成された結果物の全面に形成され
た第１層間絶縁膜と、 前記第１層間絶縁膜上で前記ゲート電極パターンと直交
する方向に平行に配置された複数個のビットラインパタ
ーンと、 前記半導体基板の表面近辺に形成される半導体素子の活
性領域と前記ビットラインパターンを電気的に接続さ
せ、前記第１スぺーサに自己整合的に形成された複数個
のビットライン用コンタクトと、 前記ビットラインの側壁に沿って形成された複数個の第
２スぺーサと、 前記第２スぺーサが形成された結果物の全面に形成され
た第２層間絶縁膜と、 前記半導体基板の表面近辺に形成される半導体素子の活
性領域とキャパシタのストレージ電極を電気的に接続さ
せ、前記第２および第１スぺーサに同時に自己整合的に
形成された複数個のストレージ電極用コンタクトとを含
む自己整合コンタクトを有する半導体メモリ素子。 - 【請求項２】 前記ゲート電極パターンの最上層には絶
縁性の第１マスク層がさらに形成され、前記第１マスク
層と前記第１スぺーサは前記第１層間絶縁膜に対して蝕
刻選択性を有することを特徴とする請求項１に記載の自
己整合コンタクトを有する半導体メモリ素子。 - 【請求項３】 前記第１マスク層と前記第１スぺーサは
シリコン窒化膜で形成され、前記第１層間絶縁膜はシリ
コン酸化膜で形成されたことを特徴とする請求項２に記
載の自己整合コンタクトを有する半導体メモリ素子。 - 【請求項４】 前記ビットラインパターン上には絶縁性
の第２マスク層がさらに形成され、前記第２マスク層と
前記第２スぺーサは前記第１層間絶縁膜および第２層間
絶縁膜に対して蝕刻選択性を有することを特徴とする請
求項１に記載の自己整合コンタクトを有する半導体メモ
リ素子。 - 【請求項５】 前記第２マスク層と前記第２スぺーサは
シリコン窒化膜で形成され、前記第１層間絶縁膜および
第２層間絶縁膜はシリコン酸化膜で形成されたことを特
徴とする請求項３または請求項４に記載の自己整合コン
タクトを有する半導体メモリ素子。 - 【請求項６】 前記ビットラインパターンは、タングス
テン膜、チタン膜またはタングステン膜／チタン窒化膜
の二重膜で形成されたことを特徴とする請求項１に記載
の自己整合コンタクトを有する半導体メモリ素子。 - 【請求項７】 前記ビットライン用コンタクトは、前記
ゲート電極パターンの表面から上方向に一定高さだけ突
出したことを特徴とする請求項１に記載の自己整合コン
タクトを有する半導体メモリ素子。 - 【請求項８】 前記ビットライン用コンタクトの表面高
さは、前記ゲート電極パターンの表面高さ以下になるこ
とを特徴とする請求項１に記載の自己整合コンタクトを
有する半導体メモリ素子。 - 【請求項９】 半導体基板の表面近辺でそれぞれ横方向
に一定の長さだけ延びた形状をし、横列に一定の間隔を
おいて相互分離されており、隣接した列とは半周期だけ
シフトされるように配置されている複数個の活性領域
と、 前記半導体基板上で前記各活性領域に対してその長さ方
向と直交する形態で一対ずつ平行に配置されており、そ
の側壁に沿って第１スぺーサが形成されている複数個の
ゲート電極パターンと、 前記第１スぺーサが形成された結果物の全面に形成され
た第１層間絶縁膜と、 前記第１層間絶縁膜上で前記ゲート電極パターンと直交
する方向に平行に配置され、側壁に沿って第２スぺーサ
が形成された複数個のビットラインパターンと、 前記各活性領域に対して前記一対のゲート電極パターン
間に位置して前記活性領域と前記ビットラインパターン
を電気的に接続させ、前記第１スぺーサに自己整合的に
形成された複数個のビットライン用コンタクトと、 前記複数個のビットラインパターンが形成された前記第
１層間絶縁膜上の全面に形成された第２層間絶縁膜と、 前記各活性領域に対して前記一対のゲート電極パターン
の各外側の端に位置して前記活性領域とキャパシタのス
トレージ電極を電気的に接続させ、前記第２および第１
スぺーサに同時に自己整合的に形成された複数個のスト
レージ電極用コンタクトとを含む自己整合コンタクトを
有する半導体メモリ素子。 - 【請求項１０】 前記ビットライン用コンタクトは、前
記ゲート電極パターンの表面から上方向に一定高さだけ
突出したことを特徴とする請求項９に記載の自己整合コ
ンタクトを有する半導体メモリ素子。 - 【請求項１１】 前記ビットライン用コンタクトの表面
高さは、前記ゲート電極パターンの表面高さ以下になる
ことを特徴とする請求項９に記載の自己整合コンタクト
を有する半導体メモリ素子。 - 【請求項１２】 前記各活性領域に対して、前記ビット
ライン用コンタクトと一対のストレージ電極用コンタク
トとの隔離距離を広げるために、前記ストレージ電極用
コンタクトの位置が活性領域の外側に最大限偏向するよ
うに配置されたことを特徴とする請求項１０または請求
項１１に記載の自己整合コンタクトを有する半導体メモ
リ素子。 - 【請求項１３】 前記複数個のゲート電極パターン中で
前記ストレージ電極用コンタクトは同じゲート電極パタ
ーン間に位置し、前記同じゲート電極パターン間に位置
する前記ストレージ電極用コンタクトの中心が縦方向に
沿ってジグザグ状に配置されることを特徴とする請求項
１２に記載の自己整合コンタクトを有する半導体メモリ
素子。 - 【請求項１４】 活性領域が形成された半導体基板上に
ゲート絶縁膜を介在して平行に配置された複数個のゲー
ト電極パターンを形成する段階と、 前記各ゲート電極パターンの側壁に第１スぺーサを形成
する段階と、 前記第１スぺーサが形成された結果物上に第１層間絶縁
膜を形成する段階と、 前記第１スぺーサに自己整合されるように前記第１層間
絶縁膜を蝕刻した後、導電性物質で埋込んで前記半導体
基板の活性領域と接続されたビットライン用コンタクト
を形成する段階と、 前記ビットライン用コンタクトの表面と接続しながら前
記第１層間絶縁膜上で前記ゲート電極パターンと直交す
る方向に複数個のビットラインパターンを形成する段階
と、 前記ビットラインパターンの側壁に第２スぺーサを形成
する段階と、 前記第２スぺーサが形成された結果物上に第２層間絶縁
膜を形成する段階と、 前記第２スぺーサおよび第１スぺーサに同時に自己整合
されるように前記第２層間絶縁膜および第１層間絶縁膜
を蝕刻した後、その蝕刻した部分を導電性物質で埋込ん
で前記半導体基板の活性領域と接続されたストレージ電
極用コンタクトを形成する段階とを含む自己整合コンタ
クトを有する半導体メモリ素子の製造方法。 - 【請求項１５】 前記ゲート電極パターンおよびビット
ラインパターンの最上層には絶縁性の第１マスク層およ
び第２マスク層がそれぞれ形成され、前記第１マスク
層、第２マスク層、第１スぺーサおよび第２スぺーサは
前記第１層間絶縁膜および第２層間絶縁膜に対して蝕刻
選択性を有することを特徴とする請求項１４に記載の自
己整合コンタクトを有する半導体メモリ素子の製造方
法。 - 【請求項１６】 前記第１マスク層、第２マスク層、第
１スぺーサおよび第２スぺーサはシリコン窒化膜で形成
し、前記第１層間絶縁膜および第２層間絶縁膜はシリコ
ン酸化膜で形成することを特徴とする請求項１５に記載
の自己整合コンタクトを有する半導体メモリ素子の製造
方法。 - 【請求項１７】 前記ストレージ電極用コンタクトを形
成する段階で、前記第２層間絶縁膜および第１層間絶縁
膜は連続して蝕刻されることを特徴とする請求項１６に
記載の自己整合コンタクトを有する半導体メモリ素子の
製造方法。 - 【請求項１８】 前記半導体基板の表面近辺に形成され
た半導体素子の活性領域は、横方向に一定の長さだけ延
びた形状をし、横列に一定の間隔をおいて相互分離され
ており、隣接した列とは半周期だけシフトされるように
複数個が配置されており、前記各活性領域に対してその
長さ方向と直交する形態で一対ずつ前記ゲート電極パタ
ーンを平行に配置されるように形成し、前記ビットライ
ン用コンタクトは前記各活性領域に対して前記一対のゲ
ート電極パターン間に位置するように形成し、前記スト
レージ電極用コンタクトは前記各活性領域に対して前記
一対のゲート電極パターンの各外側の端に位置するよう
に形成することを特徴とする請求項１４に記載の自己整
合コンタクトを有する半導体メモリ素子の製造方法。 - 【請求項１９】 前記第１層間絶縁膜内に前記ビットラ
イン用コンタクトを形成する段階で、除去された第１層
間絶縁膜を導電性物質で埋込んだ後、前記ビットライン
用コンタクトの表面高さは前記ゲート電極パターンの表
面高さ以下になるようにエッチバックまたは化学機械的
研磨工程をさらに行うことを特徴とする請求項１８に記
載の自己整合コンタクトを有する半導体メモリ素子の製
造方法。 - 【請求項２０】 前記各活性領域に対して、前記ビット
ライン用コンタクトと一対のストレージ電極用コンタク
トとの隔離距離を広げるために、前記ストレージ電極用
コンタクトの位置を活性領域の外側に最大限偏向するよ
うに配置することを特徴とする請求項１８に記載の自己
整合コンタクトを有する半導体メモリ素子の製造方法。
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