KR100746226B1 - 콘택 스페이서를 구비하는 콘택 구조체를 갖는 반도체 소자및 그 제조방법 - Google Patents

콘택 스페이서를 구비하는 콘택 구조체를 갖는 반도체 소자및 그 제조방법 Download PDF

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Abstract

콘택 스페이서를 구비하는 콘택 구조체가 제공된다. 상기 콘택 구조체는 반도체 기판 상에 형성된 제1 층간절연막 및 상기 제1 층간절연막을 관통하는 도전성 패드를 구비한다. 상기 도전성 패드 및 상기 제1 층간절연막은 제2 층간절연막으로 덮여진다. 상기 제1 층간절연막 상에 배선 패턴이 배치된다. 상기 배선 패턴은 상기 제2 층간절연막을 관통하여 상기 도전성 패드를 노출시키는 콘택홀을 통하여 상기 도전성 패드의 상부면과 접촉한다. 상기 콘택홀은 상기 제2 층간절연막의 상부 영역 및 하부 영역을 각각 관통하는 상부 콘택홀 및 하부 콘택홀을 구비하고, 상기 하부 콘택홀은 상기 상부 콘택홀보다 큰 폭을 갖는다. 상기 콘택홀 내의 상기 배선 패턴 및 상기 콘택홀의 측벽 사이에 콘택 스페이서가 제공된다. 상기 콘택 스페이서는 상기 제1 층간절연막 내로 연장하여 상기 도전성 패드의 상부 측벽의 적어도 일 부분을 덮는다. 상기 콘택 구조체를 형성하는 방법 또한 제공된다.

Description

콘택 스페이서를 구비하는 콘택 구조체를 갖는 반도체 소자 및 그 제조방법{Semiconductor device having a contact structure with a contact spacer and method of fabricating the same}
도 1 내지 도 5는 종래의 종래의 콘택 구조체를 갖는 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 6은 본 발명의 실시예들에 적용가능한 디램 소자의 셀 어레이 영역의 일 부분을 도시한 평면도이다.
도 7a 내지 도 14a는 본 발명의 일 실시예에 따른 반도체 소자 및 그 제조방법을 설명하기 위하여 도 6의 Ⅰ-Ⅰ'에 따라 취해진 단면도들이다.
도 7b 내지 도 14b는 본 발명의 일 실시예에 따른 반도체 소자 및 그 제조방법을 설명하기 위하여 도 6의 Ⅱ-Ⅱ'에 따라 취해진 단면도들이다.
도 15a 내지 도 19a는 본 발명의 다른 실시예에 따른 반도체 소자 및 그 제조방법을 설명하기 위하여 도 6의 Ⅰ-Ⅰ'에 따라 취해진 단면도들이다.
도 15b 내지 도 19b는 본 발명의 다른 실시예에 따른 반도체 소자 및 그 제조방법을 설명하기 위하여 도 6의 Ⅱ-Ⅱ'에 따라 취해진 단면도들이다.
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 특히 콘택 스페이서를 구비하는 콘택 구조체를 갖는 반도체 소자 및 그 제조방법에 관한 것이다.
일반적으로, 반도체 소자는 트랜지스터들, 저항체들 및 커패시터들과 같은 개별소자들(descrete devices)로 구성되는 집적회로를 포함한다. 상기 개별소자들은 층간절연막을 관통하는 콘택홀들을 통하여 서로 전기적으로 연결될 수 있다.
반도체 소자의 집적도가 증가함에 따라, 상기 콘택홀들의 크기 및 이들 사이의 간격은 점점 감소하고 있다. 이에 따라, 상기 콘택홀들 및 상기 콘택홀들을 채우는 배선들을 형성하기 위한 공정 마진이 감소하여 반도체 소자의 수율을 개선시키는 데 한계가 있을 수 있다.
도 1 내지 도 5는 디램 셀들에 채택되는 종래의 콘택 구조체들을 형성하는 방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 반도체 기판(1)의 소정영역에 소자분리막(3)을 형성하여 복수개의 활성영역들을 한정한다. 상기 활성영역들은 제1 활성영역들(3a) 및 상기 제1 활성영역들(3a) 사이에 배열된 제2 활성영역들(3b)을 포함한다. 상기 제1 및 제2 활성영역들(3a, 3b) 및 상기 소자분리막(3) 상에 제1 층간절연막(5)을 형성한다. 상기 제1 층간절연막(5)을 패터닝하여 상기 제1 활성영역들(3a) 및 상기 제2 활성영역들(3b)을 각각 노출시키는 제1 패드 콘택홀들 및 제2 패드 콘택홀들을 형성한다. 상기 제1 및 제2 패드 콘택홀들 내에 각각 제1 도전성 패드들(7d) 및 제2 도전성 패드들(7b)을 형성한다. 상기 도전성 패드들(7d, 7b)은 도우핑된 폴리실리 콘막으로 형성할 수 있다.
도 2를 참조하면, 상기 제1 층간절연막(5)을 리세스시키어 상기 제1 및 제2 도전성 패드들(7d, 7b)을 상대적으로 돌출시킨다. 그 결과, 상기 도전성 패드들(7d, 7b)의 상부 측벽들이 노출될 수 있다. 상기 도전성 패드들(7d, 7b)의 상기 노출된 상부 측벽들 상에 패드 스페이서들(9)을 형성한다. 상기 패드 스페이서들(9)은 상기 도전성 패드들(7d, 7b) 및 상기 제1 층간절연막(5)에 대하여 식각 선택비를 갖는 절연막으로 형성한다. 예를 들면, 상기 패드 스페이서들(9)은 실리콘 질화막으로 형성할 수 있다.
상기 패드 스페이서들(9)을 갖는 기판 상에 제2 층간절연막(11)을 형성한다. 상기 제2 층간절연막(11)을 패터닝하여 상기 제1 도전성 패드들(7d)을 노출시키는 직접 콘택홀들(direct contact holes; 13)을 형성한다. 상기 직접 콘택홀들(13)은 상기 제1 도전성 패드들(7d)의 폭보다 작은 직경을 갖도록 형성된다. 이는 후속 공정에서 상기 직접 콘택홀들(13)을 덮도록 형성되는 배선들의 오버랩 마진(overlap margin)을 증가시키기 위함이다.
상기 직접 콘택홀들(13)의 측벽들 상에 콘택 스페이서들(15)을 형성한다. 상기 콘택 스페이서들(15)을 갖는 기판의 전면 상에 장벽 금속막(17)을 형성한다. 상기 장벽 금속막(17)은 타이타늄막 및 타이타늄 질화막을 차례로 적층시키어 형성할 수 있다. 이 경우에, 상기 장벽 금속막(17) 및 상기 제1 도전성 패드들(7d) 사이의 계면들에 금속 실리사이드막(17a), 즉 타이타늄 실리사이드막이 형성될 수 있다.
도 3을 참조하면, 상기 장벽 금속막(17) 상에 배선 금속막 및 캐핑막을 차례 로 형성한다. 상기 배선 금속막은 텅스텐막과 같은 금속막으로 형성할 수 있고, 상기 캐핑막은 실리콘 질화막과 같은 절연막으로 형성할 수 있다. 상기 배선 금속막을 텅스텐막으로 형성하는 경우에, WF6 가스와 같은 금속 소스 가스가 사용된다. 상기 장벽 금속막(17)은 상기 배선 금속막(예컨대, 텅스텐막)을 형성하는 동안 상기 금속 소스 가스(즉, WF6 가스)가 상기 제1 도전성 패드들(7d)의 실리콘 원자들과 반응하는 것을 방지하는 역할을 한다.
상기 캐핑막, 배선 금속막 및 장벽 금속막(17)을 연속적으로 패터닝하여 상기 직접 콘택홀들(13)을 덮는 제1 비트라인 패턴들(22a) 및 상기 제1 비트라인 패턴들(22a) 사이의 제2 비트라인 패턴(22b)을 형성한다. 결과적으로, 상기 제1 및 제2 비트라인 패턴들(22a, 22b)의 각각은 차례로 적층된 장벽 금속 패턴(17b), 금속 배선(19) 및 캐핑 패턴(21)을 포함하도록 형성된다.
계속해서, 상기 비트라인 패턴들(22a, 22b)의 측벽들 상에 비트라인 패턴 스페이서들(23)을 형성한다. 상기 비트라인 패턴 스페이서들(23)은 상기 캐핑 패턴들(21)과 동일한 물질막으로 형성할 수 있다. 상기 비트라인 패턴 스페이서들(23)을 갖는 기판 상에 제3 층간절연막(25)을 형성하고, 상기 제3 층간절연막(25)을 평탄화시키어 상기 캐핑 패턴들(21)을 노출시킨다.
도 4를 참조하면, 상기 비트라인 패턴들(22a, 22b) 및 상기 비트라인 패턴 스페이서들(23)을 식각 마스크들로 사용하여 상기 제3 층간절연막(25), 제2 층간절연막(11)을 패터닝하여 상기 제2 도전성 패드들(7b)을 노출시키는 예비 스토리지 노드 콘택홀들(25)을 형성한다.
도 5를 참조하면, 상기 예비 스토리지 노드 콘택홀들(25)을 갖는 기판에 습식 세정공정을 적용하여 확장된 하부 콘택홀을 갖는 최종 스토리지 노드 콘택홀들(25a)을 형성한다. 상기 습식 세정공정은 상기 노출된 제2 도전성 패드들(7b)의 표면들에 형성된 식각 손상층 및 폴리머를 제거함과 동시에 상기 제2 층간절연막(11)을 등방성 식각하기 위하여 진행한다. 상기 습식 세정공정은 상기 제2 층간절연막을 식각하는 화학용액을 사용하여 진행한다. 예를 들면, 상기 습식 세정공정은 불산용액(hydrofluoric acid solution; HF solution)을 함유하는 화학용액을 사용하여 진행할 수 있다. 이 경우에, 상기 제1 도전성 패드들(7d)의 표면에 형성된 상기 금속 실리사이드막(17a)이 상기 습식 세정공정 동안 노출될 수 있다.
상기 금속 실리사이드막(17a)이 상기 습식 세정공정 동안 노출되면, 상기 노출된 금속 실리사이드막(17a)은 상기 습식세정 용액(wet cleaning solution)에 의해 제거될 수 있다. 그 결과, 상기 직접 콘택홀들(13) 내의 상기 장벽 금속 패턴들(17b) 하부에 보이드들(17v)이 형성될 수 있다. 이러한 보이드들(17v)은 상기 제1 배선 패턴들(22a) 및 상기 제1 도전성 패드들(7d) 사이의 콘택 불량(contact fail)을 유발시킨다.
또 다른 종래의 콘택 구조체를 구비하는 디램 셀 어레이를 형성하는 방법이 미국특허 제6,599,799호에 "디램 셀 어레이의 양면 적층 커패시터 및 그 형성방법(Double sided container capacitor for DRAM cell array and method of forming same)"이라는 제목으로 탱 등(Tang et al.)에 의해 개시된 바 있다. 탱 등에 따르 면, 비트라인 콘택 구조체의 형성에 있어서 사진공정의 정렬 마진을 개선시킬 수 있는 디램 셀 및 그 제조방법이 제공된다.
본 발명이 이루고자 하는 기술적 과제는 콘택 불량을 방지하기에 적합한 콘택 구조체 및 그 형성방법을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 콘택 불량을 방지하기에 적합한 콘택 구조체를 채택하는 반도체 소자 및 그 제조방법을 제공하는 데 있다.
본 발명의 일 양태에 따르면, 도전성 패드의 상부측벽을 덮는 콘택 스페이서를 갖는 콘택 구조체를 제공한다. 상기 콘택 구조체는 반도체 기판 상에 형성된 제1 층간절연막 및 상기 제1 층간절연막을 관통하는 도전성 패드를 포함한다. 상기 도전성 패드 및 상기 제1 층간절연막은 제2 층간절연막으로 덮여진다. 상기 제2 층간절연막 상에 배선 패턴이 배치된다. 상기 배선 패턴은 상기 제2 층간절연막을 관통하는 제1 콘택홀을 통하여 상기 도전성 패드의 상부면과 접촉한다. 상기 제1 콘택홀은 상기 제2 층간절연막의 상부 영역 및 하부 영역을 각각 관통하는 상부 콘택홀 및 하부 콘택홀을 구비하고, 상기 하부 콘택홀은 상기 상부 콘택홀보다 큰 폭을 갖는다. 상기 제1 콘택홀 내의 상기 배선 패턴 및 상기 제1 콘택홀의 측벽 사이에 콘택 스페이서가 개재된다. 상기 콘택 스페이서는 상기 제1 층간절연막 내로 연장하여 상기 도전성 패드의 상부 측벽의 적어도 일 부분을 덮는다.
본 발명의 몇몇 실시예들에 있어서, 상기 제2 층간절연막은 단일막일 수 있 다. 이 경우에, 상기 콘택 스페이서는 보조 콘택 스페이서 및 메인 콘택 스페이서를 포함할 수 있다. 상기 보조 콘택 스페이서는 상기 상부 콘택홀의 측벽을 덮고, 상기 메인 콘택 스페이서는 상기 보조 콘택 스페이서의 표면 및 상기 하부 콘택홀의 내벽을 덮는다.
다른 실시예들에서, 상기 제2 층간절연막은 차례로 적층된 제2 하부 층간절연막 및 제2 상부 층간절연막을 포함할 수 있다. 이 경우에, 상기 상부 콘택홀 및 상기 하부 콘택홀은 각각 상기 제2 상부 층간절연막 및 상기 제2 하부 층간절연막을 관통한다. 상기 제2 하부 층간절연막은 상기 제2 상부 층간절연막보다 높은 습식 식각률을 가질 수 있다. 상기 콘택 스페이서는 단일막으로 이루어진 메인 콘택 스페이서일 수 있다.
또 다른 실시예들에서, 상기 콘택 스페이서는 상기 제1 및 제2 층간절연막들에 대하여 식각 선택비를 갖는 절연막일 수 있다.
또 다른 실시예들에서, 상기 콘택 구조체는 상기 배선 패턴의 측벽을 덮는 배선 패턴 스페이서 및 상기 콘택 스페이서에 인접한 상기 제2 층간절연막을 관통하는 제2 콘택홀을 통하여 상기 반도체 기판에 전기적으로 접속된 도전성 패턴을 더 포함할 수 있다.
본 발명의 다른 양태에 따르면, 콘택 구조체를 구비하는 반도체 소자를 제공한다. 상기 반도체 소자는 반도체 기판 상에 형성된 제1 층간절연막 및 상기 제1 층간절연막을 관통하는 제1 및 제2 도전성 패드들을 포함한다. 상기 도전성 패드들 및 상기 제1 층간절연막은 제2 층간절연막으로 덮여진다. 상기 제2 층간절연막 상 에 제1 및 제2 배선 패턴들이 배치된다. 상기 제1 배선 패턴은 상기 제2 층간절연막을 관통하는 직접 콘택홀(direct contact hole)을 통하여 상기 제1 도전성 패드의 상부면과 접촉한다. 상기 직접 콘택홀은 상기 제2 층간절연막의 상부 영역 및 하부 영역을 각각 관통하는 상부 콘택홀 및 하부 콘택홀을 구비하고, 상기 하부 콘택홀은 상기 상부 콘택홀보다 큰 폭을 갖는다. 상기 직접 콘택홀 내의 상기 제1 배선 패턴 및 상기 직접 콘택홀의 측벽 사이에 직접 콘택 스페이서가 개재된다. 상기 직접 콘택 스페이서는 적어도 상기 제1 및 제2 도전성 패드들 사이의 상기 제1 층간절연막 내로 연장하여 상기 제1 도전성 패드의 상부 측벽의 일 부분을 덮는다. 상기 제1 및 제2 배선 패턴들에 인접한 상기 제2 층간절연막 상에 제3 층간절연막이 제공된다. 상기 제1 및 제2 배선 패턴들 사이의 상기 제2 및 제3 층간절연막들을 관통하는 매립 콘택홀 내에 도전성 패턴이 제공된다. 상기 도전성 패턴은 상기 매립 콘택홀을 통하여 상기 제2 도전성 패드와 전기적으로 접속된다.
본 발명의 몇몇 실시예들에 있어서, 상기 제2 층간절연막은 단일막일 수 있다. 이 경우에, 상기 직접 콘택 스페이서는 보조 콘택 스페이서 및 메인 콘택 스페이서를 포함할 수 있다. 상기 보조 콘택 스페이서는 상기 상부 콘택홀의 측벽을 덮고, 상기 메인 콘택 스페이서는 상기 보조 콘택 스페이서의 표면 및 상기 하부 콘택홀의 내벽을 덮는다.
다른 실시예들에 있어서, 상기 제2 층간절연막은 차례로 적층된 제2 하부 층간절연막 및 제2 상부 층간절연막을 포함할 수 있다. 이 경우에, 상기 상부 콘택홀 및 상기 하부 콘택홀은 각각 상기 제2 상부 층간절연막 및 상기 제2 하부 층간절연 막을 관통한다. 상기 직접 콘택 스페이서는 단일막으로 이루어진 콘택 스페이서일 수 있다. 상기 제2 하부 층간절연막은 상기 제2 상부 층간절연막보다 높은 습식 식각률을 가질 수 있다. 상기 제2 하부 층간절연막 및 상기 제2 상부 층간절연막은 각각 제1 붕소 농도를 갖는 제1 BPSG(borophospho silicate glass)막 및 상기 제1 붕소 농도보다 낮은 제2 붕소 농도를 갖는 제2 BPSG막일 수 있다. 이와는 달리, 상기 제2 하부 층간절연막 및 상기 제2 상부 층간절연막은 각각 BPSG막 및 고밀도 플라즈마 산화막(high density plasma oxide layer; HDP oxide layer)일 수 있다.
또 다른 실시예들에 있어서, 상기 직접 콘택 스페이서는 상기 제1 내지 제3 층간절연막들에 대하여 식각 선택비를 갖는 절연막일 수 있다. 상기 제1 내지 제3 층간절연막들이 실리콘 산화막인 경우에, 상기 직접 콘택 스페이서는 실리콘 질화막일 수 있다.
또 다른 실시예들에 있어서, 상기 반도체 소자는 디램 소자일 수 있다. 이 경우에, 상기 제1 및 제2 배선 패턴들은 비트라인 패턴들일 수 있고, 상기 도전성 패턴은 스토리지 노드 전극일 수 있다.
또 다른 실시예들에 있어서, 상기 반도체 소자는 상기 매립 콘택홀의 측벽 및 상기 도전성 패턴 사이에 개재된 매립 콘택 스페이서를 더 포함할 수 있다.
또 다른 실시예들에 있어서, 상기 반도체 소자는 상기 배선 패턴들 및 상기 도전성 패턴 사이에 개재된 배선 패턴 스페이서를 더 포함할 수 있다.
본 발명의 또 다른 양태에 따르면, 도전성 패드의 상부 측벽을 덮는 콘택 스페이서를 갖는 콘택 구조체의 형성방법을 제공한다. 상기 방법은 반도체 기판 상에 제1 층간절연막을 형성하는 것과, 상기 제1 층간절연막을 관통하는 도전성 패드를 형성하는 것을 포함한다. 상기 도전성 패드 및 상기 제1 층간절연막 상에 제2 층간절연막을 형성한다. 상기 제2 층간절연막을 패터닝하여 상기 도전성 패드를 노출시키는 제1 콘택홀을 형성한다. 상기 제1 콘택홀은 상부 콘택홀 및 상기 상부 콘택홀보다 넓은 폭을 갖는 하부 콘택홀을 갖도록 형성된다. 상기 하부 콘택홀은 상기 도전성 패드의 상부 측벽의 적어도 일 부분을 노출시키도록 형성된다. 상기 제1 콘택홀의 내벽 및 상기 도전성 패드의 상기 노출된 상부측벽 상에 메인 콘택 스페이서를 형성한다. 상기 메인 콘택 스페이서는 상기 도전성 패드의 상부면을 노출시키도록 형성된다. 상기 메인 콘택 스페이서에 의해 둘러싸여진 상기 제1 콘택홀을 채우고 상기 도전성 패드와 접촉하는 배선 패턴을 형성한다.
본 발명의 몇몇 실시예들에 있어서, 상기 제2 층간절연막은 단일막으로 형성할 수 있다. 이 경우에, 상기 제1 콘택홀을 형성하는 것은 상기 제2 층간절연막의 일부를 부분적으로 식각하여(partially etch) 상기 도전성 패드의 상부에 상부 콘택홀을 형성하는 것과, 상기 상부 콘택홀의 측벽 상에 보조 콘택 스페이서를 형성하는 것과, 상기 보조 콘택 스페이서를 갖는 기판의 상기 제2 층간절연막 상에 추가 포토레지스트 패턴(additional photoresist pattern)을 형성하는 것과, 상기 추가 포토레지스트 패턴 및 상기 보조 콘택 스페이서를 식각 마스크로 사용하여 상기 제2 층간절연막을 식각하여 상기 도전성 패드를 노출시키는 예비 하부 콘택홀을 형성하는 것과, 상기 예비 하부 콘택홀에 의해 노출된 상기 제2 층간절연막을 등방성 식각하여 상기 상부 콘택홀보다 넓은 폭을 갖고 상기 도전성 패드의 상부 측벽의 적어도 일 부분을 노출시키는 하부 콘택홀을 형성하는 것과, 상기 추가 포토레지스트 패턴을 제거하는 것을 포함할 수 있다. 상기 제2 층간절연막을 등방성 식각하는 것은 습식 식각공정을 사용하여 진행할 수 있다.
다른 실시예들에 있어서, 상기 제2 층간절연막은 제2 하부 층간절연막 및 제2 상부 층간절연막을 차례로 적층시키어 형성할 수 있다. 상기 제2 하부 층간절연막은 상기 제2 상부 층간절연막보다 높은 습식 식각률을 갖는 물질막으로 형성할 수 있다. 이 경우에, 상기 제1 콘택홀을 형성하는 것은 상기 제2 상부 층간절연막 및 상기 제1 하부 층간절연막을 연속적으로 패터닝하여 상기 제2 상부 층간절연막을 관통하는 상부 콘택홀 및 상기 제2 하부 층간절연막을 관통하는 예비 하부 콘택홀을 형성하는 것과, 상기 예비 하부 콘택홀에 의해 노출된 상기 제2 하부 층간절연막을 등방성 식각하여 상기 상부 콘택홀보다 넓은 폭을 갖고 상기 도전성 패드의 상부 측벽의 적어도 일 부분을 노출시키는 하부 콘택홀을 형성하는 것을 포함할 수 있다. 상기 제2 하부 층간절연막을 등방성 식각하는 것은 습식 식각공정을 사용하여 진행할 수 있다.
또 다른 실시예들에 있어서, 상기 메인 콘택 스페이서는 상기 제1 및 제2 층간절연막들에 대하여 식각 선택비를 갖는 물질막으로 형성할 수 있다.
또 다른 실시예들에 있어서, 상기 배선 패턴을 형성하는 것은 상기 제2 층간절연막 상에 장벽 금속막, 배선 금속막 및 캐핑막을 차례로 형성하는 것과, 상기 캐핑막, 상기 배선 금속막 및 상기 장벽 금속막을 연속적으로 패터닝하는 것을 포함할 수 있다.
또 다른 실시예들에 있어서, 상기 메인 콘택 스페이서에 인접한 상기 제2 층간절연막을 관통하는 제2 콘택홀을 형성할 수 있고, 상기 제2 콘택홀 내에 도전성 패턴을 형성할 수 있다.
본 발명의 또 다른 양태에 따르면, 콘택 구조체를 구비하는 반도체 소자의 제조방법을 제공한다. 상기 방법은 반도체 기판 상에 제1 층간절연막을 형성하는 것과, 상기 제1 층간절연막을 관통하는 제1 및 제2 도전성 패드들을 형성하는 것을 포함한다. 상기 도전성 패드들 및 상기 제1 층간절연막 상에 제2 층간절연막을 형성한다. 상기 제2 층간절연막을 패터닝하여 상기 제1 도전성 패드를 노출시키는 직접 콘택홀을 형성한다. 상기 직접 콘택홀은 상부 콘택홀 및 상기 상부 콘택홀보다 넓은 폭을 갖는 하부 콘택홀을 갖도록 형성되고, 상기 하부 콘택홀은 적어도 상기 제1 및 제2 도전성 패드들 사이의 상기 제1 층간절연막 내로 리세스되어 상기 도전성 패드의 상부 측벽의 적어도 일 부분을 노출시킨다. 상기 직접 콘택홀의 내벽 및 상기 제1 도전성 패드의 상기 노출된 상부측벽 상에 메인 콘택 스페이서를 형성한다. 상기 메인 콘택 스페이서는 상기 제1 도전성 패드의 상부면을 노출시킨다. 상기 제2 층간절연막 상에 제1 및 제2 배선 패턴들을 형성한다. 상기 제1 배선 패턴은 상기 메인 콘택 스페이서에 의해 둘러싸여진 상기 직접 콘택홀을 통하여 상기 제1 도전성 패드와 접촉하도록 형성된다. 상기 제1 및 제2 배선 패턴들에 인접한 상기 제2 층간절연막 상에 제3 층간절연막을 형성한다. 상기 제1 및 제2 배선 패턴들 사이의 상기 제2 및 제3 층간절연막을 관통하는 매립 콘택홀을 형성한다. 상기 매립 콘택홀 내에 상기 제2 도전성 패드와 전기적으로 접속된 도전성 패턴을 형성 한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 6은 본 발명의 실시예들에 적용가능한 디램 셀 어레이 영역의 일 부분을 도시한 평면도이다. 그러나, 본 발명은 디램 셀 어레이 영역을 구비하는 디램 소자에 한정되지 않고 콘택 구조체들을 갖는 모든 반도체 소자들에 적용할 수 있다.
도 6을 참조하면, 디램 셀 어레이 영역은 x축에 평행하도록 배치된 복수개의 워드라인 패턴들(60) 및 상기 워드라인 패턴들(60)을 가로지르는 제1 및 제2 비트라인 패턴들(82a, 82b)을 구비한다. 상기 제1 및 제2 비트라인 패턴들(82a, 82b)은 상기 x축과 교차하는 y축에 평행하도록 배치될 수 있다. 상기 제1 비트라인 패턴들(82a)은 홀수번째의 열들(odd-numbered columns)을 따라 배치될 수 있고, 상기 제2 비트라인 패턴들(82b)은 짝수번째의 열들(even-numbered columns)을 따라 배치될 수 있다. 예를 들면, 상기 제1 비트라인 패턴들(82a)은 각각 제1 열(C1) 및 제3 열(C3)을 따라 배치되고, 상기 제2 비트라인 패턴들(82b)은 각각 제2 열(C2) 및 제4 열(도시하지 않음)을 따라 배치된다. 결과적으로, 상기 제2 비트라인 패턴 들(82b)은 각각 상기 제1 비트라인 패턴들(82a) 사이의 영역들에 배치된다. 상기 워드라인 패턴들(60)은 각각 상기 열들(C1, C2, C3)과 교차하는 행들(R1, ... , R6) 사이의 영역들에 배치된다.
이에 더하여, 상기 디램 셀 어레이 영역은 2차원적으로 배열된 제1 활성영역들(53a) 및 제2 활성영역들(53b)을 구비한다. 상기 제1 및 제2 활성영역들(53a, 53b)은 서로 평행하도록 배열된다. 그러나, 상기 활성영역들(53a, 53b)은 도 6에 도시된 바와 같이 상기 워드라인 패턴들(60) 및 상기 비트라인 패턴들(82a, 82b)과 비평행하도록 배열될 수 있다. 또한, 상기 활성영역들(53a, 53b)의 각각은 한 쌍의 워드라인 패턴들(60) 및 하나의 비트라인 패턴(82a 또는 82b)과 교차하도록 배열될 수 있다.
상기 제1 비트라인 패턴들(82a)은 상기 제1 활성영역들(53a)의 중심 영역들과 교차하고, 상기 제2 비트라인 패턴들(82b)은 상기 제2 활성영역들(53b)의 중심 영역들과 교차한다. 더 나아가서, 상기 제1 활성영역들(53a)의 중심 영역들은 각각 상기 홀수번째의 행들(R1, R3, R5) 및 상기 홀수번째의 열들(C1, C3)의 교차점들에 위치할 수 있고, 상기 제2 활성영역들(53b)의 중심 영역들은 각각 상기 짝수번째의 행들(R2, R4, R6) 및 상기 짝수번째의 열(C2)의 교차점들에 위치할 수 있다. 상기 활성영역들(53a, 53b)의 중심 영역들 상에 제1 콘택홀들(72a 또는 101a), 즉 직접 콘택홀들이 위치하고, 상기 활성영역들(53a, 53b)의 양 단들 상에 제2 콘택홀들(89s), 즉 매립 콘택홀들이 위치한다.
도 7a 내지 도 14a는 본 발명의 제1 실시예에 따른 콘택 구조체들을 구비하 는 디램 소자의 제조방법을 설명하기 위하여 도 6의 Ⅰ-Ⅰ'에 따라 취해진 단면도들이고, 도 7b 내지 도 14b는 본 발명의 제1 실시예에 따른 콘택 구조체들을 구비하는 디램 소자의 제조방법을 설명하기 위하여 도 6의 Ⅱ-Ⅱ'에 따라 취해진 단면도들이다.
도 6, 도 7a 및 도 7b를 참조하면, 반도체 기판(51)의 소정영역에 소자분리막(53)을 형성하여 제1 활성영역들(53a) 및 제2 활성영역들(53b)을 한정한다. 상기 제1 및 제2 활성영역들(53a, 53b)을 갖는 기판 상에 통상의 방법을 사용하여 상기 활성영역들(53a, 53b) 및 상기 소자분리막(53)의 상부를 가로지르는 워드라인 패턴들(60)을 형성한다. 상기 워드라인들 패턴들(60)의 각각은 차례로 적층된 게이트 절연막(55), 워드라인(57) 및 워드라인 캐핑 패턴(59)을 갖도록 형성될 수 있다.
상기 워드라인 패턴들(60) 및 상기 소자분리막(53)을 이온주입 마스크들로 사용하여 상기 활성영역들(53a, 53b) 내로 불순물 이온들을 주입하여 공통 드레인 영역들(61d), 제1 소오스 영역들(61s') 및 제2 소오스 영역들(61s")을 형성한다. 상기 공통 드레인 영역들(61d)은 상기 활성영역들(53a, 53b)의 중심부들 내에 형성되고, 상기 제1 및 제2 소오스 영역들(61s', 61s")은 각각 상기 활성영역들(53a, 53b)의 제1 단부들 및 제2 단부들 내에 형성된다. 도 7b에 있어서, 상기 공통 드레인 영역(61d), 상기 제1 소오스 영역(61s') 및 이들 사이의 채널 영역 상부의 상기 워드라인(57)은 제1 억세스 트랜지스터(TA1)를 구성하고, 상기 공통 드레인 영역(61d), 상기 제2 소오스 영역(61s") 및 이들 사이의 채널 영역 상부의 상기 워드라인(57)은 제2 억세스 트랜지스터(TA2)를 구성한다.
상기 워드라인 패턴들(60)의 측벽들 상에 워드라인 패턴 스페이서들(63)을 형성한다. 상기 워드라인 캐핑 패턴들(59) 및 상기 워드라인 패턴 스페이서들(63)은 반도체 소자의 층간절연막들로 널리 사용되는 실리콘 산화막에 대하여 식각 선택비를 갖는 절연막, 예컨대 실리콘 질화막으로 형성할 수 있다. 상기 워드라인 패턴 스페이서들(63)을 갖는 기판 상에 제1 층간절연막(65)을 형성하고, 상기 제1 층간절연막(65)을 평탄화시키어 상기 워드라인 캐핑 패턴들(59)을 노출시킨다. 상기 제1 층간절연막(65)은 BPSG(borophosphor silicate glass)막과 같은 산화막으로 형성할 수 있다.
상기 제1 층간절연막(65) 내에 상기 제1 도전성 패드들(67d) 및 제2 도전성 패드들(67b)을 형성한다. 상기 제1 및 제2 도전성 패드들(67d, 67b)은 도우핑된 실리콘막으로 형성할 수 있다. 상기 제1 도전성 패드들(67d)은 상기 공통 드레인 영역들(61d)에 접촉하도록 형성되고, 상기 제2 도전성 패드들(67b)은 상기 제1 및 제2 소오스 영역들(61s', 61s")에 접촉하도록 형성된다. 즉, 상기 제1 도전성 패드들(67d)은 디램 셀들의 직접 콘택 패드들(direct contact pads)에 해당할 수 있고, 상기 제2 도전성 패드들(67b)은 디램 셀들의 매립 콘택 패드들(buried contact pads)에 해당할 수 있다. 상기 제1 및 제2 도전성 패드들(67d, 67b)은 상기 워드라인 캐핑 패턴들(59) 및 상기 워드라인 패턴 스페이서들(63)을 식각 마스크들로 채택하는 통상의 자기정렬 콘택 기술(self-aligned contact technique)을 사용하여 형성할 수 있다.
도 6, 도 8a 및 도 8b를 참조하면, 상기 제1 및 제2 도전성 패드들(67d, 67b)을 갖는 기판 상에 제2 층간절연막(72)을 형성한다. 본 실시예에서, 상기 제2 층간절연막(72)은 제2 하부 층간절연막(69) 및 제2 상부 층간절연막(71)을 차례로 적층시키어 형성할 수 있다. 상기 제2 상부 층간절연막(71)은 상기 제2 하부 층간절연막(69)보다 낮은 식각률을 갖는 물질막으로 형성할 수 있다. 좀 더 구체적으로, 상기 제2 상부 층간절연막(71)은 상기 제2 하부 층간절연막(69)보다 낮은 습식 식각률을 갖는 물질막으로 형성할 수 있다. 예를 들면, 상기 제2 하부 층간절연막(69) 및 상기 제2 상부 층간절연막(71)은 각각 제1 붕소 농도를 갖는 제1 BPSG막 및 상기 제1 붕소 농도보다 낮은 제2 붕소 농도를 갖는 제2 BPSG막으로 형성할 수 있다. 이 경우에, 상기 제1 및 제2 BPSG막들이 불산을 함유하는 산화막 식각 용액에 노출되면, 상기 제1 BPSG막은 상기 제2 BPSG막보다 높은 습식 식각률을 보인다.
상기 제2 하부 층간절연막(69) 및 상기 제2 상부 층간절연막(71)은 상술한 제1 및 제2 BPSG막들에 한정되지 않고 서로 다른 습식 식각률을 보이는 두 층의 절연물질들로 형성하는 것이 가능하다. 예를 들면, 상기 제2 하부 층간절연막(69) 및 상기 제2 상부 층간절연막은 각각 BPSG(borophosphor silicate glass)막 및 고밀도 플라즈마 산화막(high density plasma oxide layer; HDP oxide layer)으로 형성할 수도 있다. 이 경우에, 상기 BPSG막 및 상기 고밀도 플라즈마 산화막이 불산(hydrofluoric acid; HF)을 함유하는 산화막 식각 용액(oxide etchant)에 노출되면, 상기 BPSG막은 상기 고밀도 플라즈마 산화막보다 높은 습식 식각률을 보인다.
이에 더하여, 상기 제2 상부 층간절연막(71)은 상기 제1 층간절연막(65)보다 낮은 습식 식각률을 갖는 물질막으로 형성하는 것이 바람직하다. 즉, 상기 제1 층 간절연막(65) 및 상기 제2 층간절연막(72) 모두가 BPSG막들로 형성되는 경우에, 상기 제1 층간절연막(65)의 붕소 농도는 상기 제2 상부 층간절연막(71)의 상기 제2 붕소 농도보다 높은 것이 바람직하다.
상기 제2 층간절연막(72) 상에 제1 포토레지스트 패턴(73)을 형성한다. 상기 제1 포토레지스트 패턴(73)은 상기 제1 도전성 패드들(67d) 상부에 위치하는 개구부들(73a)을 갖도록 형성된다.
도 6, 도 9a 및 도 9b를 참조하면, 상기 제1 포토레지스트 패턴(73)을 식각 마스크로 사용하여 상기 제2 층간절연막(72)을 식각한다. 그 결과, 상기 제2 상부 층간절연막(71)을 관통하는 상부 콘택홀들(72a') 및 상기 제2 하부 층간절연막(69)을 관통하는 예비 하부 콘택홀들(도 9a 및 도 9b의 점선들로 나타낸 측벽 프로파일들을 갖는 콘택홀들)이 형성된다. 상기 예비 하부 콘택홀들은 상기 상부 콘택홀들(72a')과 동일한 폭을 갖고 상기 제1 도전성 패드들(67d)을 노출시키도록 형성된다. 상기 상부 콘택홀들(72a')은 상기 제1 도전성 패드들(67d)보다 작은 폭을 갖도록 형성되는 것이 바람직하다. 이는 후속 공정에서 상기 상부 콘택홀들(72a')을 덮는 배선들을 형성하는 동안 상기 배선들의 정렬 마진을 확보하기 위함이다. 이 경우에, 상기 예비 하부 콘택홀들은 도 9a 및 도 9b에 도시된 바와 같이 상기 제1 도전성 패드들(67d)의 상부면들의 중심부들 만을 노출시킬 수 있다.
상기 예비 하부 콘택홀들을 갖는 기판에 습식 식각공정을 적용한다. 상기 습식 식각공정은 불산용액을 함유하는 산화막 식각용액을 사용하여 실시할 수 있다. 그 결과, 상기 제2 하부 층간절연막(69)이 등방성 식각되어 상기 제1 도전성 패드 들(67d)의 상부면들 전체(entire top surfaces)를 노출시키는 확장된 하부 콘택홀들(enlarged lower contact holes; 72a")을 형성한다. 상기 확장된 하부 콘택홀들(72a")을 형성하는 동안 상기 제1 층간절연막(65) 역시 등방성 식각되어 상기 제1 도전성 패드들(67d)의 상부측벽들을 노출시키는 리세스된 영역들이 형성될 수 있다. 즉, 상기 하부 콘택홀들(72a")은 상기 상부 콘택홀들(72a")보다 넓은 폭을 갖도록 형성되고, 상기 제2 도전성 패드들(67b)에 인접한 상기 제1 도전성 패드들(67d)의 상부측벽들은 상기 하부 콘택홀들(72a")에 의해 노출될 수 있다. 상기 제1 도전성 패드들(67d)의 상부측벽들을 노출시키는 상기 리세스된 영역들의 깊이(D)는 후속 공정에서 상기 제1 도전성 패드들(67b)의 상부면들에 형성되는 금속 실리사이드막의 두께보다 큰 것이 바람직하다. 상기 각 상부 콘택홀(72a') 및 그 하부의 상기 하부 콘택홀(72a")은 제1 콘택홀(72a), 즉 직접 콘택홀(direct contact hole)을 구성한다. 상기 제1 포토레지스트 패턴(73)은 상기 제2 하부 층간절연막(69)을 등방성 식각하기 전에 제거될 수도 있다.
상기 제1 도전성 패드들(67d)의 상부면들이 도 9b에 도시된 바와 같이 상기 워드라인 패턴들(60)의 상부면들과 동일한 레벨에 위치하는 경우에, 상기 확장된 하부 콘택홀들(72a")을 형성하는 동안 상기 워드라인 패턴들(60)에 인접한 상기 제1 도전성 패드들(67d)의 상부측벽들은 노출되지 않을 수 있다.
도 6, 도 10a 및 도 10b를 참조하면, 상기 제1 포토레지스트 패턴(73)을 제거한다. 상기 제1 포토레지스트 패턴(73)이 제거되고 상기 제1 콘택홀들(72a)이 형성된 기판의 전면 상에 콘택 스페이서막, 즉 직접 콘택 스페이서막(direct contact spacer layer)을 형성한다. 상기 콘택 스페이서막은 상기 제1 및 제2 층간절연막들(65, 72)에 대하여 식각 선택비를 갖는 절연막으로 형성할 수 있다. 예를 들면, 상기 제1 및 제2 층간절연막들(65, 72)이 BPSG막 및/또는 고밀도 플라즈마 산화막으로 형성된 경우에, 상기 콘택 스페이서막은 실리콘 질화막으로 형성할 수 있다.
상기 콘택 스페이서막을 이방성 식각하여 상기 제2 층간절연막(72)의 상부면 및 상기 제1 도전성 패드들(67d)을 노출시킨다. 그 결과, 상기 제1 콘택홀들(72a)의 내벽들 및 상기 제1 도전성 패드들(67d)의 상부측벽들을 덮는 콘택 스페이서들(75), 즉 직접 콘택 스페이서들이 형성된다. 이어서, 상기 콘택 스페이서들(75)을 갖는 기판 상에 장벽 금속막(77)을 형성한다.
상기 장벽 금속막(77)은 타이타늄막 및 타이타늄 질화막을 차례로 적층시키어 형성할 수 있다. 상기 장벽 금속막(77)을 형성하는 동안 상기 타이타늄막 및 상기 제1 도전성 패드들(67d)이 서로 반응할 수 있다. 그 결과, 상기 장벽 금속막(77) 및 상기 제1 도전성 패드들(67d) 사이의 계면들에 금속 실리사이드막들(77a), 즉 타이타늄 실리사이드막들이 형성될 수 있다. 상기 금속 실리사이드막들(77a)의 두께는 상술한 바와 같이 제1 층간절연막(65)의 상기 리세스된 영역들의 깊이(D)보다 작은 것이 바람직하다. 다시 말해서, 상기 제1 도전성 패드들(67d)의 상부측벽들을 덮는 상기 콘택 스페이서들(75)의 최하부면들은 상기 금속 실리사이드막들(77a)의 하부면들보다 낮은 것이 바람직하다.
도 6, 도 11a 및 도 11b를 참조하면, 상기 장벽 금속막(77) 상에 배선 금속막 및 배선 캐핑막을 차례로 형성한다. 상기 배선 금속막은 상기 장벽 금속막(77) 에 의해 둘러싸여진 상기 제1 콘택홀들(72a)을 채우도록 형성될 수 있다. 상기 배선 금속막은 텅스텐막과 같은 금속막으로 형성할 수 있고, 상기 배선 캐핑막은 실리콘 질화막과 같은 절연막으로 형성할 수 있다. 상기 배선 금속막을 텅스텐막으로 형성하는 경우에, WF6 가스와 같은 금속 소스 가스가 사용될 수 있다. 이 경우에, 상기 장벽 금속막(77)은 상기 WF6 가스가 상기 제1 도전성 패드들(67d)의 실리콘 원자들과 반응하는 것을 방지한다.
상기 배선 캐핑막, 상기 배선 금속막 및 상기 장벽 금속막(77)을 패터닝하여 상기 제1 콘택홀들(72a), 즉 상기 상부 콘택홀들(72a')을 덮는 복수개의 배선 패턴들을 형성한다. 상기 배선 패턴들은 도 6에 보여진 바와 같이 디램 셀 어레이 영역의 비트라인 패턴들에 해당할 수 있다. 이 경우에, 상기 비트라인 패턴들은 제1 비트라인 패턴들(82a) 및 제2 비트라인 패턴들(82b)을 포함한다. 상기 제1 비트라인 패턴들(82a)은 상기 홀수번째의 열들(C1, C3)을 따라 형성되고, 상기 제2 비트라인 패턴들(82b)은 상기 짝수번째의 열들(C2, C4)을 따라 형성된다. 상기 비트라인 패턴들(82a, 82b)의 각각은 차례로 적층된 비트라인(80) 및 비트라인 캐핑 패턴(81)을 구비하도록 형성되고, 상기 비트라인들(80)의 각각은 차례로 적층된 장벽 금속 패턴(77b) 및 금속 배선(79)을 구비하도록 형성된다.
상기 비트라인 패턴들(82a, 82b)의 측벽들 상에 비트라인 패턴 스페이서들(83)을 형성할 수 있다. 상기 비트라인 패턴 스페이서들(83)은 상기 제1 및 제2 층간절연막들(65, 72)에 대하여 식각 선택비를 갖는 절연막으로 형성할 수 있다. 예를 들면, 상기 비트라인 패턴 스페이서들(83)은 실리콘 질화막으로 형성할 수 있다. 이어서, 상기 비트라인 패턴 스페이서들(83)을 갖는 기판 상에 상기 제3 층간절연막(85)을 형성하고, 상기 제3 층간절연막(85)을 평탄화시키어 상기 비트라인 캐핑 패턴들(81)의 상부면들을 노출시킨다.
도 6, 도 12a 및 도 12b를 참조하면, 상기 평탄화된 제3 층간절연막(85)을 갖는 기판 상에 제2 포토레지스트 패턴(87)을 형성한다. 상기 제2 포토레지스트 패턴(87)은 도 6에 도시된 바와 같이 상기 워드라인 패턴들(60)과 중첩하도록 형성될 수 있다. 상기 제2 포토레지스트 패턴(87), 상기 비트라인 패턴들(82a, 82b), 상기 비트라인 패턴 스페이서들(83)을 식각 마스크들로 사용하여 상기 제3 층간절연막(85) 및 상기 제2 층간절연막(72)을 식각하여 상기 제2 도전성 패드들(67b)을 노출시키는 예비 콘택홀들(89), 즉 예비 매립 콘택홀들을 형성한다. 이 경우에, 상기 제2 도전성 패드들(67b)의 가장 자리들은 도 12a 및 도 12b에 도시된 바와 같이 상기 예비 콘택홀들(89)에 의해 노출되지 않을 수 있다.
도 6, 도 13a 및 도 13b를 참조하면, 상기 제2 도전성 패드들(67b)의 노출된 면적들을 극대화시키고 상기 예비 콘택홀들(89) 내의 오염물질들(contaminants)을 제거하기 위하여, 상기 예비 콘택홀들(89)을 갖는 기판에 습식 식각공정을 적용한다. 상기 습식 식각공정은 불산용액을 함유하는 산화막 식각용액을 사용하여 실시할 수 있다. 그 결과, 상기 제2 및 제3 층간절연막들(72, 85)이 등방성 식각되어 확장된 매립 콘택홀들(enlarged buried contact holes; 89s), 즉 제2 콘택홀들을 형성한다.
상기 직접 콘택 스페이서들(75)은 상기 확장된 매립 콘택홀들(89s)을 형성하기 위한 상기 습식 식각공정 동안 식각 저지막의 역할을 할 수 있다. 따라서, 상기 습식 식각공정 동안 상기 제1 도전성 패드들(67d) 상의 상기 금속 실리사이드막들(77a)은 상기 직접 콘택 스페이서들(75)의 존재에 기인하여 노출되지 않는다. 즉, 상기 직접 콘택 스페이서들(75)은 확장된 매립 콘택홀들(89s)을 형성하기 위한 상기 습식 식각공정 동안 상기 금속 실리사이드막들(77a)이 손상되거나 제거되는 것을 방지한다.
이에 더하여, 상기 직접 콘택 스페이서들(75)은 도 9a 및 도 10a를 참조하여 설명된 바와 같이 상기 제1 층간절연막(65) 내로 연장하여 상기 제1 도전성 패드들(67d)의 상부 측벽들을 덮도록 형성된다. 따라서, 상기 제1 층간절연막(65)이 상기 확장된 매립 콘택홀들(89s)을 형성하기 위한 상기 습식 식각공정 동안 리세스될지라도, 상기 직접 콘택 스페이서들(75)은 상기 제1 도전성 패드들(67d)의 하부측벽들이 노출되는 것을 방지할 수 있다.
상기 제2 포토레지스트 패턴(87)은 상기 확장된 매립 콘택홀들(89s)을 형성하기 위한 상기 습식 식각공정 전 또는 후에 제거될 수 있다.
도 6, 도 14a 및 도 14b를 참조하면, 상기 확장된 매립 콘택홀들(89s)의 측벽들 상에 매립 콘택 스페이서들(91)을 추가로 형성할 수 있다. 상기 확장된 매립 콘택홀들(89s)을 형성하는 동안 상기 제2 상부 층간절연막(71)의 과도한 식각(over etch)으로 인하여 상기 장벽 금속 패턴들(77b)의 하부면들이 노출될 수 있다. 이 경우에, 상기 매립 콘택 스페이서들(91)은 상기 비트라인들(80)이 후속 공정에서 상기 매립 콘택홀들(89s) 내에 형성되는 도전성 패턴들과 전기적으로 접속되는 것을 방지하기 위하여 형성될 수 있다.
상기 매립 콘택 스페이서들(91)을 갖는 기판 상에 상기 확장된 매립 콘택홀들(89s)을 통하여 상기 제2 도전성 패드들(67b)에 전기적으로 접속된 도전성 패턴들(93), 즉 스토리지 노드 전극들을 형성한다. 상기 스토리지 노드 전극들(93)은 당업계에서 잘 알려진 통상의 방법을 사용하여 형성할 수 있다. 이어서, 상기 스토리지 노드 전극들(93)을 갖는 기판 상에 유전체막(95) 및 상부전극(97)을 차례로 형성한다. 상기 스토리지 노드 전극들(93), 상기 유전체막(95) 및 상기 상부전극(97)은 디램 셀 어레이 영역의 셀 커패시터들(CP)을 구성한다.
도 15a 내지 도 19a는 본 발명의 제2 실시예에 따른 콘택 구조체들을 구비하는 디램 소자의 제조방법을 설명하기 위하여 도 6의 Ⅰ-Ⅰ'에 따라 취해진 단면도들이고, 도 15b 내지 도 19b는 본 발명의 제2 실시예에 따른 콘택 구조체들을 구비하는 디램 소자의 제조방법을 설명하기 위하여 도 6의 Ⅱ-Ⅱ'에 따라 취해진 단면도들이다.
도 6, 도 15a 및 도 15b를 참조하면, 도 7a 및 도 7b를 참조하여 설명된 상기 억세스 트랜지스터들(TA1, TA2), 제1 층간절연막(65) 및 도전성 패드들(67d, 67b)이 형성된 기판 상에 제2 층간절연막(101)을 형성한다. 본 실시예에서, 상기 제2 층간절연막(101)은 단일 절연막(a single inslulating layer)으로 형성할 수 있다. 예를 들면, 상기 제2 층간절연막(101)은 BPSG막 또는 고밀도 플라즈마 산화막과 같은 단일 실리콘 산화막으로 형성할 수 있다. 이어서, 상기 제2 층간절연 막(101) 상에 도 8a 및 도 8b에 보여진 제1 포토레지스트패턴(73)을 형성한다.
도 6, 도 16a 및 도 16b를 참조하면, 상기 제1 포토레지스트 패턴(73)을 식각 마스크로 사용하여 상기 제2 층간절연막(101)을 부분적으로(partially) 식각하여 상기 제1 도전성 패드들(67d)의 상부에 상부 콘택홀들(101a')을 형성한다. 상기 제1 포토레지스트 패턴(73)을 제거하고, 상기 상부 콘택홀들(101a')의 측벽들 상에 보조 콘택 스페이서들(auxiliary contact spacers; 103)을 형성한다. 상기 보조 콘택 스페이서들(103)은 상기 제2 층간절연막(101)에 대하여 식각 선택비를 갖는 절연막으로 형성할 수 있다. 예를 들면, 상기 제2 층간절연막(101)이 실리콘 산화막으로 형성되는 경우에, 상기 보조 콘택 스페이서들(103)은 실리콘 질화막으로 형성할 수 있다.
상기 보조 콘택 스페이서들(103)을 갖는 기판 상에 추가 포토레지스트 패턴(additional photoresist pattern; 104)을 형성한다. 상기 추가 포토레지스트 패턴(104)은 상기 제1 포토레지스트 패턴(73)의 형성에 사용된 것과 동일한 포토 마스크를 사용하여 형성할 수 있다. 그 결과, 상기 추가 포토레지스트 패턴(104)은 상기 제2 층간절연막(101)의 적어도 상부면을 덮고 상기 상부 콘택홀들(101a')을 노출시키도록 형성될 수 있다. 더 나아가서, 상기 추가 포토레지스트 패턴(104)은 상기 보조 콘택 스페이서들(103)의 각각의 적어도 일 부분을 노출시키도록 형성될 수 있다.
도 6, 도 17a 및 도 17b를 참조하면, 상기 추가 포토레지스트 패턴(104) 및 상기 보조 콘택 스페이서들(103)을 식각 마스크들로 사용하여 상기 제2 층간절연 막(101)을 식각하여 상기 상부 콘택홀들(101a')의 하부에 예비 하부 콘택홀들(도 17a 및 도 17b의 점선들로 나타낸 측벽 프로파일들을 갖는 콘택홀들)을 형성한다. 이어서, 상기 추가 포토레지스트 패턴(104) 및 상기 보조 콘택 스페이서들(103)을 식각 마스크들로 사용하여 상기 제2 층간절연막(101)을 등방성 식각한다. 상기 제2 층간절연막(101)을 등방식 식각하는 것은 습식 식각공정을 사용하여 실시할 수 있다. 그 결과, 상기 상부 콘택홀들(101a')의 하부에 각각 도 9a 및 도 9b에 보여진 상기 하부 콘택홀들(72a")과 동일한 형태를 갖는 확장된 하부 콘택홀들(101a")이 형성될 수 있다. 즉, 상기 확장된 하부 콘택홀들(101a") 역시 상기 제1 도전성 패드들(67d)의 상부면들 전체 및 상부측벽들을 노출시키도록 형성될 수 있다. 상기 보조 콘택 스페이서들(103)은 상기 확장된 하부 콘택홀들(101a")을 형성하는 동안 상기 상부 콘택홀들(101a')의 폭들이 추가로 증가하는 것을 방지한다. 상기 각 상부 콘택홀(101a') 및 그 하부의 상기 하부 콘택홀(101a")은 제1 콘택홀(101a), 즉 직접 콘택홀(direct contact hole)을 구성한다.
도 6, 도 18a 및 도 18b를 참조하면, 상기 추가 포토레지스트 패턴(104)을 제거한다. 이어서, 상기 제1 콘택홀들(101a)의 내벽들 및 상기 제1 도전성 패드들(67d)의 노출된 상부측벽들을 덮는 메인 콘택 스페이서들(105)을 형성한다. 상기 메인 콘택 스페이서들(105)은 도 10a 및 도 10b에 도시된 상기 콘택 스페이서들(75)의 형성에 채택된 것과 동일한 방법을 사용하여 형성될 수 있다. 본 실시예에서, 상기 보조 콘택 스페이서들(103) 및 상기 메인 콘택 스페이서들(105)은 직접 콘택 스페이서들(106)을 구성한다. 상기 직접 콘택 스페이서들(106)을 갖는 기판 상에 도 10a 및 도 10b에 보여진 상기 장벽 금속막(77)을 형성한다. 상기 장벽 금속막(77)을 형성하는 동안 상기 제1 도전성 패드들(67d)의 상부면들에 금속 실리사이드막들(77a)이 형성될 수 있다.
도 6, 도 19a 및 도 19b를 참조하면, 도 11a 내지 도 14a 및 도 11b 내지 도 14b를 참조하여 설명된 것과 동일한 방법들을 사용하여 상기 직접 콘택 스페이서들(106)을 갖는 기판 상에 비트라인 패턴들(82a, 82b), 비트라인 패턴 스페이서들(83), 매립 콘택 스페이서들(91) 및 셀 커패시터들(CP)을 형성할 수 있다.
이제, 도 14a 및 도 14b를 다시 참조하여 본 발명의 일 실시예에 따른 콘택 구조체들을 구비하는 디램 소자를 설명하기로 한다.
도 14a 및 도 14b를 참조하면, 반도체 기판(51) 상에 제1 층간절연막(65)이 제공된다. 상기 제1 층간절연막(65) 내에 제1 도전성 패드들(67d) 및 제2 도전성 패드들(67b)이 제공된다. 상기 제1 도전성 패드들(67d)의 하나는 상기 제2 도전성 패드들(67b)의 하나와 인접하도록 배치될 수 있다. 상기 도전성 패드들(67d, 67b)은 도우핑된 실리콘막일 수 있다.
상기 도전성 패드들(67d, 67b) 및 상기 제1 층간절연막(65) 상에 제2 층간절연막(72)이 제공된다. 상기 제2 층간절연막(72)은 차례로 적층된 제2 하부 층간절연막(69) 및 제2 상부 층간절연막(71)을 포함할 수 있다. 상기 제2 하부 층간절연막(69)은 특정 식각 용액(a specific etchant), 예컨대 불산을 함유하는 산화물 식각용액(oxide etchant)에 대하여 상기 제2 상부 층간절연막(71)보다 높은 식각률을 보이는 물질막일 수 있다. 예를 들면, 상기 제2 하부 층간절연막(69)은 제1 붕소 농도를 갖는 제1 BPSG막일 수 있고, 상기 제2 상부 층간절연막(71)은 상기 제1 붕소 농도보다 낮은 제2 붕소 농도를 갖는 제2 BPSG막일 수 있다. 이와는 달리, 상기 제2 하부 층간절연막(69)은 BPSG막일 수 있고, 상기 제2 상부 층간절연막(71)은 고밀도 플라즈마 산화막일 수 있다.
상기 제1 도전성 패드들(67d)의 각각은 상기 제2 층간절연막(72)을 관통하는 제1 콘택홀(즉, 직접 콘택홀; 도 9a 및 도 9b의 72a)을 통하여 제1 및 제2 배선 패턴들(82a, 82b)중 어느 하나에 전기적으로 접속된다. 상기 제1 및 제2 배선 패턴들(82a, 82)은 디램 소자의 비트라인 패턴들일 수 있다. 상기 제1 콘택홀들의 각각은 상기 제2 상부 층간절연막(71)을 관통하는 상부 콘택홀(도 9a 및 도 9b의 71a') 및 상기 제2 하부 층간절연막(69)을 관통하는 하부 콘택홀(도 9a 및 도 9b의 72a")을 포함할 수 있다. 상기 하부 콘택홀들은 상기 상부 콘택홀들보다 넓은 폭을 갖는다. 또한, 상기 하부 콘택홀들은 상기 제1 도전성 패드들(67d)보다 넓은 폭을 가질 수 있다.
상기 배선 패턴들(82a, 82b)의 각각은 차례로 적층된 배선(80) 및 배선 캐핑 패턴(81)을 포함할 수 있고, 상기 배선(80)은 차례로 적층된 장벽 금속 패턴(77b) 및 금속배선(79)을 포함할 수 있다. 상기 장벽 금속 패턴(77b)은 차례로 적층된 타아타늄막 및 타이타늄 질화막을 포함할 수 있고, 상기 금속배선(79)은 텅스텐막과 같은 금속막일 수 있다. 또한, 상기 배선 캐핑 패턴(81)은 실리콘 질화막과 같은 절연막일 수 있다. 결과적으로, 상기 장벽 금속 패턴들(77b)은 상기 제1 도전성 패드들(67d)과 직접 접촉할 수 있다. 이 경우에, 상기 장벽 금속 패턴들(77b) 및 상 기 제1 도전성 패드들(67d) 사이의 계면들에 금속 실리사이드막들(77a), 예컨대 타이타늄 실리사이드막들이 제공될 수 있다.
상기 제1 콘택홀들 내의 상기 배선 패턴들(82a, 82b) 및 상기 제1 콘택홀들의 측벽들 사이에 직접 콘택 스페이서들(75)이 개재될 수 있다. 상기 직접 콘택 스페이서들(75)은 적어도 서로 인접한 상기 제1 및 제2 도전성 패드들(67d, 67b) 사이의 상기 제1 층간절연막(65) 내로 연장하여 상기 제1 도전성 패드들(67d)의 상부측벽들을 덮을 수 있다. 바람직하게는, 상기 제1 도전성 패드들(67d)의 상부측벽들을 덮는 상기 직접 콘택 스페이서들(75)의 최하부면들은 상기 금속 실리사이드막들(77a)의 바닥면들보다 낮을 수 있다. 상기 직접 콘택 스페이서들(75)은 상기 제1 및 제2 층간절연막들(65, 72)에 대하여 식각 선택비를 갖는 절연막, 예를 들면 실리콘 질화막일 수 있다.
상기 배선 패턴들(82a, 82b)의 측벽들 상에 배선 패턴 스페이서들(83)이 제공될 수 있다. 상기 배선 패턴 스페이서들(83)은 상기 배선 캐핑 패턴들(81)과 동일한 물질막일 수 있다. 또한, 상기 배선 패턴 스페이서들(83)은 상기 제1 및 제2 층간절연막들(65, 72)에 대하여 식각 선택비를 갖는 절연막, 예컨대 실리콘 질화막일 수 있다. 상기 배선 패턴들(82a, 82b) 사이의 상기 제2 층간절연막(72) 상에 제3 층간절연막(85)이 제공된다. 상기 제3 층간절연막(85)은 고밀도 플라즈마 산화막 또는 BPSG막과 같은 실리콘 산화막일 수 있다.
상기 제2 도전성 패드들(67b)은 각각 상기 배선 패턴들(82a, 82b) 사이의 상기 제3 층간절연막(85) 및 상기 제1 콘택홀들 내의 상기 직접 콘택 스페이서들(75) 에 인접한 상기 제2 층간절연막(72)을 관통하는 매립 콘택홀들(도 13a 및 도 13b의 89s)을 통하여 도전성 패턴들(93), 즉 스토리지 노드 전극들에 전기적으로 접속된다. 상기 매립 콘택홀들 내의 상기 도전성 패턴들(93) 및 상기 매립 콘택홀들의 측벽들 사이에 매립 콘택 스페이서들(91)이 추가로 제공될 수 있다. 상기 매립 콘택 스페이서들(91) 역시 상기 제2 및 제3 층간절연막들(72, 85)에 대하여 식각 선택비를 갖는 물질막, 예컨대 실리콘 질화막일 수 있다.
상술한 실시예에 따르면, 상기 제2 층간절연막(72)이 서로 다른 식각률들을 보이는 2개의 층간절연막들을 포함한다. 그러나, 본 발명은 상기 실시예에 한정되지 않고 여러 가지의 형태로 변형될 수 있다. 예를 들면, 본 발명에 따른 반도체 소자의 콘택 구조체는 단일 절연막으로 이루어진 제2 층간절연막을 포함할 수 있다.
도 19a 및 도 19b는 상기 단일 절연막으로 이루어진 제2 층간절연막을 채택하는 콘택 구조체를 구비하는 디램 소자를 도시한 단면도들이다. 도 19a 및 도 19b에 보여진 실시예는 상기 제2 층간절연막 및 이를 관통하는 콘택홀의 측벽을 덮는 직접 콘택 스페이서에 있어서 도 14a 및 도 14b에 보여진 실시예와 다르다. 따라서, 본 실시예에 있어서, 도 14a 및 도 14b에 보여진 것과 동일한 구성요소들에 대한 설명은 생략하고 상기 제2 층간절연막 및 직접 콘택 스페이서에 대한 설명을 상세히 전개하기로 한다.
도 19a 및 도 19b를 다시 참조하면, 도 14a 및 도 14b의 제2 층간절연막(72) 대신에 단일막으로 이루어진 제2 층간절연막(101)이 제공된다. 상기 제2 층간절연 막(101)은 BPSG막 또는 고밀도 플라즈마 산화막과 같은 단일층의 실리콘 산화물일 수 있다. 이 경우에, 상기 제1 도전성 패드들(67d)의 각각은 상기 제2 층간절연막(101)을 관통하는 제1 콘택홀(도 17a 및 도 17b의 101a), 즉 직접 콘택홀에 의해 노출될 수 있고, 상기 제1 콘택홀(101a)은 상기 제2 층간절연막(101)의 상부 영역 및 하부 영역을 각각 관통하는 상부 콘택홀(도 17a 및 도 17b의 101a') 및 하부 콘택홀(도 17a 및 도 17b의 101a")을 포함할 수 있다. 상기 하부 콘택홀들(101a")은 상기 상부 콘택홀(101a')보다 넓은 폭을 갖는다.
상기 상부 콘택홀들(101a')의 측벽들은 보조 콘택 스페이서들(103)로 덮여질 수 있다. 이에 더하여, 상기 보조 콘택 스페이서들(103)의 표면들 및 상기 하부 콘택홀들(101a")의 내벽들은 메인 콘택 스페이서들(105)로 덮여질 수 있다. 상기 메인 콘택 스페이서들(105)은 적어도 상기 제1 및 제2 도전성 패드들(67d, 67b) 사이의 상기 제1 층간절연막(65) 내로 연장하여 상기 제1 도전성 패드들(67d)의 상부측벽들을 덮을 수 있다. 상기 보조 콘택 스페이서들(103) 및 상기 메인 콘택 스페이서들(105)은 직접 콘택 스페이서들(106)을 구성한다. 상기 보조 콘택 스페이서들(103) 및 메인 콘택 스페이서들(105) 역시 상기 제2 층간절연막(101)에 대하여 식각 선택비를 갖는 절연막, 예컨대 실리콘 질화막일 수 있다.
상술한 바와 같이 본 발명에 따르면, 반도체 기판 상에 제1 층간절연막이 제공되고, 상기 제1 층간절연막 내에 도전성 패드가 제공된다. 상기 도전성 패드 및 상기 제1 층간절연막은 제2 층간절연막으로 덮여지고, 상기 제2 층간절연막 상에 배선 패턴이 배치된다. 상기 배선 패턴은 상기 제2 층간절연막을 관통하는 제1 콘택홀을 통하여 상기 도전성 패드와 전기적으로 접속된다. 상기 제1 콘택홀은 상부 콘태홀 및 하부 콘택홀을 포함하고, 상기 하부 콘택홀은 상기 상부 콘택홀보다 넓은 폭을 갖는다. 또한, 상기 제1 콘택홀 내의 상기 배선 패턴 및 상기 제1 콘택홀의 측벽 사이에 직접 콘택 스페이서가 제공된다. 상기 직접 콘택 스페이서는 상기 도전성 패드에 인접한 상기 제1 층간절연막 내로 연장하여 상기 도전성 패드의 상부 측벽을 덮는다. 따라서, 상기 직접 콘택 스페이서는 상기 직접 콘택 스페이서에 인접한 상기 제2 층간절연막을 관통하는 제2 콘택홀을 형성하는 동안 상기 도전성 패드가 노출되는 것을 방지할 수 있다.

Claims (57)

  1. 반도체 기판 상에 형성된 제1 층간절연막;
    상기 제1 층간절연막을 관통하는 도전성 패드;
    상기 도전성 패드 및 상기 제1 층간절연막을 덮는 제2 층간절연막;
    상기 제2 층간절연막을 관통하여 상기 도전성 패드를 노출시키는 제1 콘택홀을 통하여 상기 도전성 패드의 상부면과 접촉하되, 상기 제1 콘택홀은 상기 제2 층간절연막의 상부 영역 및 하부 영역을 각각 관통하는 상부 콘택홀 및 하부 콘택홀을 구비하고, 상기 하부 콘택홀은 상기 상부 콘택홀보다 큰 폭을 갖는 배선 패턴; 및
    상기 제1 콘택홀 내의 상기 배선 패턴 및 상기 제1 콘택홀의 측벽 사이에 개재되되, 상기 제1 층간절연막 내로 연장하여 상기 도전성 패드의 상부 측벽의 적어도 일 부분을 덮는 콘택 스페이서를 포함하는 콘택 구조체.
  2. 제 1 항에 있어서,
    상기 도전성 패드는 도우핑된 실리콘막인 것을 특징으로 하는 콘택 구조체.
  3. 제 1 항에 있어서,
    상기 배선 패턴은 차례로 적층된 도전성 배선 및 캐핑 패턴을 포함하되, 상기 도전성 배선은 상기 콘택 스페이서에 의해 둘러싸여진 상기 제1 콘택홀을 채우는 것을 특징으로 하는 콘택 구조체.
  4. 제 1 항에 있어서,
    상기 배선 패턴은 차례로 적층된 장벽 금속막, 금속 배선 및 캐핑 패턴을 포함하되, 상기 금속 배선은 상기 콘택 스페이서에 의해 둘러싸여진 상기 제1 콘택홀을 채우고 상기 장벽 금속막은 상기 콘택 스페이서 및 상기 금속 배선 사이에 개재되는 것을 특징으로 하는 콘택 구조체.
  5. 제 4 항에 있어서,
    상기 장벽 금속막은 차례로 적층된 타이타늄막 및 타이타늄 질화막을 포함하는 것을 특징으로 하는 콘택 구조체.
  6. 제 4 항에 있어서,
    상기 장벽 금속막 및 상기 도전성 패드 사이에 형성된 금속 실리사이드막을 더 포함하는 것을 특징으로 하는 콘택 구조체.
  7. 제 6 항에 있어서,
    상기 도전성 패드의 상기 상부 측벽과 접촉하는 상기 콘택 스페이서의 하부면은 상기 금속 실리사이드막의 하부면 보다 낮은 것을 특징으로 하는 콘택 구조체.
  8. 제 6 항에 있어서,
    상기 금속 실리사이드막은 타이타늄 실리사이드막을 포함하는 것을 특징으로 하는 콘택 구조체.
  9. 제 1 항에 있어서,
    상기 제2 층간절연막은 단일막인 것을 특징으로 하는 콘택 구조체.
  10. 제 9 항에 있어서, 상기 콘택 스페이서는
    상기 상부 콘택홀의 측벽을 덮는 보조 콘택 스페이서; 및
    상기 보조 콘택 스페이서의 표면 및 상기 하부 콘택홀의 내벽을 덮는 메인 콘택 스페이서를 포함하는 것을 특징으로 하는 콘택 구조체.
  11. 제 1 항에 있어서,
    상기 제2 층간절연막은 차례로 적층된 제2 하부 층간절연막 및 제2 상부 층간절연막을 포함하되, 상기 상부 콘택홀 및 상기 하부 콘택홀은 각각 상기 제2 상부 층간절연막 및 상기 제2 하부 층간절연막을 관통하는 것을 특징으로 하는 콘택 구조체.
  12. 제 11 항에 있어서,
    상기 제2 하부 층간절연막은 상기 제2 상부 층간절연막보다 높은 습식 식각 률을 갖는 것을 특징으로 하는 콘택 구조체.
  13. 제 11 항에 있어서,
    상기 콘택 스페이서는 단일막으로 이루어진 메인 콘택 스페이서인 것을 특징으로 하는 콘택 구조체.
  14. 제 1 항에 있어서,
    상기 콘택 스페이서는 상기 제1 및 제2 층간절연막들에 대하여 식각 선택비를 갖는 절연막인 것을 특징으로 하는 콘택 구조체.
  15. 제 1 항에 있어서,
    상기 배선 패턴의 측벽을 덮는 배선 패턴 스페이서; 및
    상기 콘택 스페이서에 인접한 상기 제2 층간절연막을 관통하는 제2 콘택홀을 통하여 상기 반도체 기판에 전기적으로 접속된 도전성 패턴을 더 포함하는 것을 특징으로 하는 콘택 구조체.
  16. 반도체 기판 상에 형성된 제1 층간절연막;
    상기 제1 층간절연막을 관통하는 제1 및 제2 도전성 패드들;
    상기 도전성 패드들 및 상기 제1 층간절연막을 덮는 제2 층간절연막;
    상기 제2 층간절연막 상에 배치되고 상기 제2 층간절연막을 관통하는 직접 콘택홀(direct contact hole)을 통하여 상기 제1 도전성 패드의 상부면과 접촉하되, 상기 직접 콘택홀은 상기 제2 층간절연막의 상부 영역 및 하부 영역을 각각 관통하는 상부 콘택홀 및 하부 콘택홀을 구비하고, 상기 하부 콘택홀은 상기 상부 콘택홀보다 큰 폭을 갖는 제1 배선 패턴;
    상기 직접 콘택홀 내의 상기 제1 배선 패턴 및 상기 직접 콘택홀의 측벽 사이에 개재되되, 적어도 상기 제1 및 제2 도전성 패드들 사이의 상기 제1 층간절연막 내로 연장하여 상기 제1 도전성 패드의 상부 측벽의 일 부분을 덮는 직접 콘택 스페이서;
    상기 제2 층간절연막 상에 배치된 제2 배선 패턴;
    상기 제1 및 제2 배선 패턴들에 인접한 상기 제2 층간절연막을 덮는 제3 층간절연막; 및
    상기 제1 및 제2 배선 패턴들 사이의 상기 제2 및 제3 층간절연막들을 관통하는 매립 콘택홀을 통하여 상기 제2 도전성 패드와 전기적으로 접속된 도전성 패턴을 포함하는 반도체 소자.
  17. 제 16 항에 있어서,
    상기 제1 및 제2 도전성 패드들은 도우핑된 실리콘막인 것을 특징으로 하는 반도체 소자.
  18. 제 16 항에 있어서,
    상기 제1 및 제2 배선 패턴들의 각각은 차례로 적층된 장벽 금속막, 금속 배선 및 캐핑 패턴을 포함하되, 상기 직접 콘택홀은 상기 제1 배선 패턴의 상기 장벽 금속막 및 상기 금속 배선으로 채워지는 것을 특징으로 하는 반도체 소자.
  19. 제 18 항에 있어서,
    상기 장벽 금속막은 차례로 적층된 타이타늄막 및 타이타늄 질화막을 포함하는 것을 특징으로 하는 반도체 소자.
  20. 제 18 항에 있어서,
    상기 장벽 금속막 및 상기 제1 도전성 패드 사이에 형성된 금속 실리사이드막을 더 포함하는 것을 특징으로 하는 반도체 소자.
  21. 제 20 항에 있어서,
    상기 제1 도전성 패드의 상기 상부 측벽과 접촉하는 상기 직접 콘택 스페이서의 하부면은 상기 금속 실리사이드막의 하부면보다 낮은 것을 특징으로 하는 반도체 소자.
  22. 제 20 항에 있어서,
    상기 금속 실리사이드막은 타이타늄 실리사이드막을 포함하는 것을 특징으로 하는 반도체 소자.
  23. 제 16 항에 있어서,
    상기 제2 층간절연막은 단일막인 것을 특징으로 하는 반도체 소자.
  24. 제 23 항에 있어서, 상기 직접 콘택 스페이서는
    상기 상부 콘택홀의 측벽을 덮는 보조 콘택 스페이서; 및
    상기 보조 콘택 스페이서의 표면 및 상기 하부 콘택홀의 내벽을 덮는 메인 콘택 스페이서를 포함하는 것을 특징으로 하는 반도체 소자.
  25. 제 16 항에 있어서,
    상기 제2 층간절연막은 차례로 적층된 제2 하부 층간절연막 및 제2 상부 층간절연막을 포함하되, 상기 상부 콘택홀 및 상기 하부 콘택홀은 각각 상기 제2 상부 층간절연막 및 상기 제2 하부 층간절연막을 관통하는 것을 특징으로 하는 반도체 소자.
  26. 제 25 항에 있어서,
    상기 직접 콘택 스페이서는 단일막으로 이루어진 메인 콘택 스페이서인 것을 특징으로 하는 반도체 소자.
  27. 제 25 항에 있어서,
    상기 제2 하부 층간절연막은 상기 제2 상부 층간절연막보다 높은 습식 식각률을 갖는 것을 특징으로 하는 반도체 소자.
  28. 제 27 항에 있어서,
    상기 제2 하부 층간절연막 및 상기 제2 상부 층간절연막은 각각 제1 붕소 농도를 갖는 제1 BPSG(borophospho silicate glass)막 및 상기 제1 붕소 농도보다 낮은 제2 붕소 농도를 갖는 제2 BPSG막인 것을 특징으로 하는 반도체 소자.
  29. 제 27 항에 있어서,
    상기 제2 하부 층간절연막 및 상기 제2 상부 층간절연막은 각각 BPSG막 및 고밀도 플라즈마 산화막(high density plasma oxide layer; HDP oxide layer)인 것을 특징으로 하는 반도체 소자.
  30. 제 16 항에 있어서,
    상기 직접 콘택 스페이서는 상기 제1 내지 제3 층간절연막들에 대하여 식각 선택비를 갖는 절연막인 것을 특징으로 하는 반도체 소자.
  31. 제 30 항에 있어서,
    상기 제1 내지 제3 층간절연막들이 실리콘 산화막인 경우에, 상기 직접 콘택 스페이서는 실리콘 질화막인 것을 특징으로 하는 반도체 소자.
  32. 제 16 항에 있어서,
    상기 제1 및 제2 배선 패턴들은 비트라인 패턴들이고, 상기 도전성 패턴은 스토리지 노드 전극인 것을 특징으로 하는 반도체 소자.
  33. 제 16 항에 있어서,
    상기 매립 콘택홀의 측벽 및 상기 도전성 패턴 사이에 개재된 매립 콘택 스페이서를 더 포함하는 것을 특징으로 하는 반도체 소자.
  34. 제 16 항에 있어서,
    상기 배선 패턴들 및 상기 도전성 패턴 사이에 개재된 배선 패턴 스페이서를 더 포함하는 것을 특징으로 하는 반도체 소자.
  35. 반도체 기판 상에 제1 층간절연막을 형성하고,
    상기 제1 층간절연막을 관통하는 도전성 패드를 형성하고,
    상기 도전성 패드 및 상기 제1 층간절연막을 덮는 제2 층간절연막을 형성하고,
    상기 제2 층간절연막을 패터닝하여 상기 도전성 패드를 노출시키는 제1 콘택홀을 형성하되, 상기 제1 콘택홀은 상부 콘택홀 및 상기 상부 콘택홀보다 넓은 폭을 갖는 하부 콘택홀을 갖도록 형성되고, 상기 하부 콘택홀은 상기 도전성 패드의 상부 측벽의 적어도 일 부분을 노출시키도록 형성되고,
    상기 제1 콘택홀의 내벽 및 상기 도전성 패드의 상기 노출된 상부측벽을 덮고 상기 도전성 패드의 상부면을 노출시키는 메인 콘택 스페이서를 형성하고,
    상기 메인 콘택 스페이서에 의해 둘러싸여진 상기 제1 콘택홀을 채우고 상기 도전성 패드와 접촉하는 배선 패턴을 형성하는 것을 포함하는 콘택 구조체 형성방법.
  36. 제 35 항에 있어서,
    상기 도전성 패드는 도우핑된 실리콘막으로 형성하는 것을 특징으로 하는 콘택 구조체 형성방법.
  37. 제 35 항에 있어서,
    상기 제2 층간절연막은 단일막으로 형성하는 것을 특징으로 하는 콘택 구조체 형성방법.
  38. 제 37 항에 있어서, 상기 제1 콘택홀을 형성하는 것은
    상기 제2 층간절연막의 일부를 부분적으로 식각하여(partially etch) 상기 도전성 패드의 상부에 상부 콘택홀을 형성하고,
    상기 상부 콘택홀의 측벽 상에 보조 콘택 스페이서를 형성하고,
    상기 보조 콘택 스페이서를 갖는 기판의 상기 제2 층간절연막 상에 추가 포 토레지스트 패턴(additional photoresist pattern)을 형성하되, 상기 추가 포토레지스트 패턴은 상기 상부 콘택홀을 노출시키도록 형성되고,
    상기 추가 포토레지스트 패턴 및 상기 보조 콘택 스페이서를 식각 마스크로 사용하여 상기 제2 층간절연막을 식각하여 상기 도전성 패드를 노출시키는 예비 하부 콘택홀을 형성하고,
    상기 예비 하부 콘택홀에 의해 노출된 상기 제2 층간절연막을 등방성 식각하여 상기 상부 콘택홀보다 넓은 폭을 갖고 상기 도전성 패드의 상부 측벽의 적어도 일 부분을 노출시키는 하부 콘택홀을 형성하고,
    상기 추가 포토레지스트 패턴을 제거하는 것을 포함하는 것을 특징으로 하는 콘택 구조체 형성방법.
  39. 제 38 항에 있어서,
    상기 제2 층간절연막을 등방성 식각하는 것은 습식 식각공정을 사용하여 진행하는 것을 특징으로 하는 콘택 구조체 형성방법.
  40. 제 35 항에 있어서,
    상기 제2 층간절연막은 제2 하부 층간절연막 및 제2 상부 층간절연막을 차례로 적층시키어 형성하되, 상기 제2 하부 층간절연막은 상기 제2 상부 층간절연막보다 높은 습식 식각률을 갖는 물질막으로 형성하는 것을 특징으로 하는 콘택 구조체 형성방법.
  41. 제 40 항에 있어서, 상기 제1 콘택홀을 형성하는 것은
    상기 제2 상부 층간절연막 및 상기 제1 하부 층간절연막을 연속적으로 패터닝하여 상기 제2 상부 층간절연막을 관통하는 상부 콘택홀 및 상기 제2 하부 층간절연막을 관통하는 예비 하부 콘택홀을 형성하고,
    상기 예비 하부 콘택홀에 의해 노출된 상기 제2 하부 층간절연막을 등방성 식각하여 상기 상부 콘택홀보다 넓은 폭을 갖고 상기 도전성 패드의 상부 측벽의 적어도 일 부분을 노출시키는 하부 콘택홀을 형성하는 것을 포함하는 것을 특징으로 하는 콘택 구조체 형성방법.
  42. 제 41 항에 있어서,
    상기 제2 하부 층간절연막을 등방성 식각하는 것은 습식 식각공정을 사용하여 진행하는 것을 특징으로 하는 콘택 구조체 형성방법.
  43. 제 35 항에 있어서,
    상기 메인 콘택 스페이서는 상기 제1 및 제2 층간절연막들에 대하여 식각 선택비를 갖는 물질막으로 형성하는 것을 특징으로 하는 콘택 구조체 형성방법.
  44. 제 35 항에 있어서, 상기 배선 패턴을 형성하는 것은
    상기 제2 층간절연막 상에 장벽 금속막, 배선 금속막 및 캐핑막을 차례로 형 성하고,
    상기 캐핑막, 상기 배선 금속막 및 상기 장벽 금속막을 연속적으로 패터닝하는 것을 포함하는 것을 특징으로 하는 콘택 구조체 형성방법.
  45. 제 35 항에 있어서,
    상기 배선 패턴의 측벽 상에 배선 패턴 스페이서를 형성하고,
    상기 메인 콘택 스페이서에 인접한 상기 제2 층간절연막을 관통하는 제2 콘택홀을 통하여 상기 반도체 기판에 전기적으로 접속된 도전성 패턴을 형성하는 것을 더 포함하는 것을 특징으로 하는 콘택 구조체 형성방법.
  46. 반도체 기판 상에 제1 층간절연막을 형성하고,
    상기 제1 층간절연막을 관통하는 제1 및 제2 도전성 패드들을 형성하고,
    상기 도전성 패드들 및 상기 제1 층간절연막을 덮는 제2 층간절연막을 형성하고,
    상기 제2 층간절연막을 패터닝하여 상기 제1 도전성 패드를 노출시키는 직접 콘택홀을 형성하되, 상기 직접 콘택홀은 상부 콘택홀 및 상기 상부 콘택홀보다 넓은 폭을 갖는 하부 콘택홀을 갖도록 형성되고, 상기 하부 콘택홀은 적어도 상기 제1 및 제2 도전성 패드들 사이의 상기 제1 층간절연막 내로 리세스되어 상기 도전성 패드의 상부 측벽의 적어도 일 부분을 노출시키고,
    상기 직접 콘택홀의 내벽 및 상기 제1 도전성 패드의 상기 노출된 상부측벽 을 덮고 상기 제1 도전성 패드의 상부면을 노출시키는 메인 콘택 스페이서를 형성하고,
    상기 제2 층간절연막 상에 배치된 제1 및 제2 배선 패턴들을 형성하되, 상기 제1 배선 패턴은 상기 메인 콘택 스페이서에 의해 둘러싸여진 상기 직접 콘택홀을 통하여 상기 제1 도전성 패드와 접촉하도록 형성되고,
    상기 제1 및 제2 배선 패턴들에 인접한 상기 제2 층간절연막을 덮는 제3 층간절연막을 형성하고,
    상기 제1 및 제2 배선 패턴들 사이의 상기 제2 및 제3 층간절연막을 관통하는 매립 콘택홀을 통하여 상기 제2 도전성 패드와 전기적으로 접속된 도전성 패턴을 형성하는 것을 포함하는 반도체 소자의 제조방법.
  47. 제 46 항에 있어서,
    상기 제1 및 제2 도전성 패드들은 도우핑된 실리콘막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  48. 제 46 항에 있어서,
    상기 제2 층간절연막은 단일막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  49. 제 48 항에 있어서, 상기 제1 콘택홀을 형성하는 것은
    상기 제2 층간절연막의 일부를 부분적으로 식각하여(partially etch) 상기 제1 도전성 패드의 상부에 상부 콘택홀을 형성하고,
    상기 상부 콘택홀의 측벽 상에 보조 콘택 스페이서를 형성하고,
    상기 보조 콘택 스페이서를 갖는 기판의 상기 제2 층간절연막 상에 추가 포토레지스트 패턴을 형성하되, 상기 추가 포토레지스트 패턴은 상기 상부 콘택홀을 노출시키도록 형성되고,
    상기 추가 포토레지스트 패턴 및 상기 보조 콘택 스페이서를 식각 마스크로 사용하여 상기 제2 층간절연막을 식각하여 상기 제1 도전성 패드를 노출시키는 예비 하부 콘택홀을 형성하고,
    상기 예비 하부 콘택홀에 의해 노출된 상기 제2 층간절연막을 등방성 식각하여 상기 상부 콘택홀보다 넓은 폭을 갖고 상기 제1 도전성 패드의 상부 측벽의 적어도 일 부분을 노출시키는 하부 콘택홀을 형성하되, 상기 제1 도전성 패드의 상기 노출된 상부 측벽은 상기 제2 도전성 패드에 인접하고,
    상기 추가 포토레지스트 패턴을 제거하는 것을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  50. 제 49 항에 있어서,
    상기 제2 층간절연막을 등방성 식각하는 것은 습식 식각공정을 사용하여 진행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  51. 제 46 항에 있어서,
    상기 제2 층간절연막은 제2 하부 층간절연막 및 제2 상부 층간절연막을 차례로 적층시키어 형성하되, 상기 제2 하부 층간절연막은 상기 제2 상부 층간절연막보다 높은 습식 식각률을 갖는 물질막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  52. 제 51 항에 있어서, 상기 제1 콘택홀을 형성하는 것은
    상기 제2 상부 층간절연막 및 상기 제1 하부 층간절연막을 연속적으로 패터닝하여 상기 제2 상부 층간절연막을 관통하는 상부 콘택홀 및 상기 제2 하부 층간절연막을 관통하는 예비 하부 콘택홀을 형성하고,
    상기 예비 하부 콘택홀에 의해 노출된 상기 제2 하부 층간절연막을 등방성 식각하여 상기 상부 콘택홀보다 넓은 폭을 갖고 상기 제1 도전성 패드의 상부 측벽의 적어도 일 부분을 노출시키는 하부 콘택홀을 형성하는 것을 포함하되, 상기 제1 도전성 패드의 상기 노출된 상부 측벽은 상기 제2 도전성 패드에 인접한 것을 특징으로 하는 반도체 소자의 제조방법.
  53. 제 52 항에 있어서,
    상기 제2 하부 층간절연막을 등방성 식각하는 것은 습식 식각공정을 사용하여 진행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  54. 제 46 항에 있어서,
    상기 메인 콘택 스페이서는 상기 제1 및 제2 층간절연막들에 대하여 식각 선택비를 갖는 물질막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  55. 제 46 항에 있어서, 상기 제1 및 제2 배선 패턴들을 형성하는 것은
    상기 제2 층간절연막 상에 장벽 금속막, 배선 금속막 및 캐핑막을 차례로 형성하고,
    상기 캐핑막, 상기 배선 금속막 및 상기 장벽 금속막을 연속적으로 패터닝하는 것을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  56. 제 46 항에 있어서,
    상기 제3 층간절연막을 형성하기 전에, 상기 배선 패턴들의 측벽들 상에 배선 패턴 스페이서를 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  57. 제 46 항에 있어서,
    상기 도전성 패턴의 표면 상에 유전체막을 형성하고,
    상기 유전체막 상에 상부 전극을 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
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