KR20160058499A - 반도체 소자, 및 그 반도체 소자의 제조방법과 제조장치 - Google Patents

반도체 소자, 및 그 반도체 소자의 제조방법과 제조장치 Download PDF

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Abstract

본 발명의 기술적 사상은 소스/드레인 등의 활성 영역층과 메탈 전극 간의 콘택 저항을 최소화한 반도체 소자, 그 반도체 소자의 제조방법과 제조장치를 제공한다. 그 반도체 소자는 기판; 상기 기판의 상부 부분에 형성된 상부 불순물 영역들; 상기 상부 불순물 영역들에 전기적으로 연결되는 메탈 전극들; 상기 상부 불순물 영역들과 메탈 전극들 사이에 형성된 메탈 실리사이드층; 및 상기 기판의 하부 부분에 형성된 하부 불순물 영역;을 포함한다.

Description

반도체 소자, 및 그 반도체 소자의 제조방법과 제조장치{Semiconductor device, and method and apparatus for fabricating the same}
본 발명의 기술적 사상은 반도체 소자 제조방법에 관한 것으로, 특히 낮은 콘택 저항을 갖도록 반도체 소자를 제조하는 방법에 관한 것이다.
일반적으로 반도체 소자의 콘택 형성시, 계면 저항 개선 목적으로 저(low) 저항 콘택 형성 공정이 이루어진다. 이러한 저 저항 콘택 형성 공정으로서, 메탈 실리사이드층을 형성하는 공정이 포함될 수 있다. 예컨대, 실리콘 기판 또는 폴리 실리콘 표면에 금속 박막 예를 들어, 코발트(Co)나 니켈(Ni) 박막을 증착 후 열처리를 통하여 코발트실리사이드(CoSix), 니켈실리사이드(NiSix) 박막을 형성할 수 있다. 또한, 저 저항 콘택을 형성을 위해 소스/드레인 영역들로 불순물 이온을 주입하고 활성화(activation) 하는 공정이 진행될 수 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 소스/드레인 등의 반도체 영역과 메탈 전극 간의 콘택 저항을 최소화한 반도체 소자, 그 반도체 소자의 제조방법과 제조장치를 제공하는 데에 있다.
상기 과제를 해결하기 위하여, 본 발명의 기술적 사상은 기판; 상기 기판의 상부 부분에 형성된 상부 불순물 영역들; 상기 상부 불순물 영역들에 전기적으로 연결되는 메탈 전극들; 상기 상부 불순물 영역들과 메탈 전극들 사이에 형성된 메탈 실리사이드층; 및 상기 기판의 하부 부분에 형성된 하부 불순물 영역;을 포함하는 반도체 소자를 제공한다.
본 발명의 일 실시예에 있어서, 상기 기판은 p형 기판이고, 상기 상부 불순물 영역들은 NMOS 불순물 영역들을 포함하며, 상기 NMOS 불순물 영역들 중 p형-고농도(p+) 영역의 하부에 n형-할로(halo) 도핑 영역이 형성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 기판은 p형 기판이고, 상기 상부 불순물 영역들은 PMOS 불순물 영역과 NMOS 불순물 영역을 포함하며, 상기 PMOS 불순물 영역은 상기 기판 내의 n형 웰과 상기 n형 웰 내의 n형-고농도(n+) 영역과 p형-고농도 영역을 포함하며, 상기 NMOS 불순물 영역은 상기 기판 내의 n형-고농도 영역 및 p형-고농도 영역을 포함하며, 상기 NMOS 불순물 영역 중 상기 p형-고농도 영역의 하부에 n형-할로 도핑 영역이 형성되며, 상기 하부 불순물 영역은 p형-고농도 영역일 수 있다.
본 발명의 일 실시예에 있어서, 상기 반도체 소자는 DRAM 소자이고, 상기 상부 불순물 영역들 상에 GBC(Global Buried Contact)가 형성되며, 상기 메탈 실리사이드층은 상기 GBC와 상기 메탈 전극 사이의 경계층을 이룰 수 있다.
본 발명의 일 실시예에 있어서, 상기 반도체 소자는 로직 소자이고, 상기 상부 불순물 영역들은 소스/드레인 영역 및 바디 영역을 포함하고, 상기 메탈 실리사이드층은 소스/드레인 영역과 상기 메탈 전극들 사이, 그리고 바디 영역과 상기 메탈 전극들 사이의 경계층을 이룰 수 있다.
또한, 본 발명의 기술적 사상은 상기 과제를 해결하기 위하여, 활성 영역층 상에 메탈층을 형성하는 단계; 및 제1 열처리를 통해 메탈 실리사이드층을 형성하는 단계;를 포함하고, 전계(field) 인가를 통해 상기 활성 영역층과 메탈 실리사이드층의 계면에 불순물 이온을 집속시킬 수 있다.
본 발명의 일 실시예에 있어서, 상기 전계 인가는 상기 메탈 실리사이드층을 형성하는 단계에서 상기 제1 열처리와 함께 수행할 수 있다.
본 발명의 일 실시예에 있어서, 상기 전계 인가는 상기 메탈 실리사이드층을 형성하는 단계 이후에, 제2 열처리와 함께 수행할 수 있다.
본 발명의 일 실시예에 있어서, 상기 활성 영역층과 메탈층은 쇼트키(Schottky) 정션을 이루고, 상기 전계 인가에 의해 상기 정션에 10V 이하의 전압이 인가될 수 있다.
본 발명의 일 실시예에 있어서, 상기 전계 인가는 상기 메탈 실리사이드층을 형성하는 단계에서 상기 제1 열처리와 함께 수행하거나 또는 상기 메탈 실리사이드층을 형성하는 단계 이후에 제2 열처리와 함께 수행하며, 상기 제1 열처리 또는 제2 열처리는 150 ~ 1100℃의 온도 범위에서 수행할 수 있다.
본 발명의 일 실시예에 있어서, 상기 메탈층을 형성하는 단계 전에, 상기 메탈 실리사이드층을 형성하는 단계에서, 또는 상기 메탈 실리사이드층을 형성하는 단계 이후에 상기 활성 영역층에 불순물 이온을 주입할 수 있다.
본 발명의 일 실시예에 있어서, 상기 메탈층을 형성하는 단계 전에 불순물 이온의 주입은, 기판 상에 소스/드레인 영역을 형성하면서 인-시츄(in-situ)로 수행할 수 있다.
본 발명의 일 실시예에 있어서, 상기 메탈 실리사이드층을 형성하는 단계 이후에, 불순물 이온 주입 및 제2 열처리를 통해 상기 계면에 상기 불순물 이온이 집속할 수 있다.
본 발명의 일 실시예에 있어서, 상기 반도체 소자는 DRAM 소자이고, 상기 메탈층을 형성하는 단계에서, 상기 메탈층은 상기 활성 영역층 상부의 폴리실리콘층 상에 형성하며, 상기 메탈 실리사이드층을 형성하는 단계 이후에, 상기 폴리실리콘층에 불순물 이온을 주입하는 단계를 포함하고, 상기 전계 인가는 상기 불순물 이온을 주입하는 단계에서, 또는 상기 불순물 이온을 주입하는 단계 이후에 제2 열처리와 함께 수행할 수 있다.
본 발명의 일 실시예에 있어서, 상기 폴리실리콘층은 상기 DRAM 소자의 GBC를 구성하고, 상기 메탈 실리사이드층은 상기 GBC와 상부의 메탈 전극 사이의 경계층을 이룰 수 있다.
본 발명의 일 실시예에 있어서, 상기 반도체 소자는 CMOS를 구비한 로직 소자이고, 상기 메탈층을 형성하는 단계 이전에, 상기 활성 영역층에 불순물 이온을 주입하는 단계를 포함하고, 상기 전계 인가는 상기 메탈 실리사이드층을 형성하는 단계에서 상기 제1 열처리와 함께 수행하거나 또는 상기 메탈 실리사이드층을 형성하는 단계 이후에 제2 열처리와 함께 수행할 수 있다.
본 발명의 일 실시예에 있어서, 상기 메탈 실리사이드층은 상기 활성 영역층에 형성된 소스/드레인 영역과 메탈 전극 사이의 경계층을 이룰 수 있다.
더 나아가, 본 발명의 기술적 사상은 상기 과제를 해결하기 위하여, 기판 상부 부분에 활성 영역층 및 메탈층을 형성하는 단계; 상기 기판 결과물 전면을 덮는 전계 인가용 상부 전극을 형성하는 단계; 상기 기판과 오믹 콘택을 이루도록 상기 기판 하면 상에 하부 전극을 형성하는 단계; 및 상기 상부 전극과 하부 전극을 통해 전계를 인가하면서 열처리를 수행하는 단계;를 포함하는 반도체 소자 제조방법을 제공한다.
본 발명의 일 실시예에 있어서, 상기 활성 영역층 및 메탈층을 형성하는 단계에서, 상기 활성 영역층 상에 폴리실리콘층을 형성하고 상기 폴리실리콘층 상에 상기 메탈층을 형성하며, 상기 상부 전극을 형성하는 단계 전에, 제1 열처리를 통해 메탈 실리사이드층을 형성하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 메탈층을 형성하기 전에 또는 상기 메탈 실리사이드층 형성 이후에 상기 폴리실리콘층에 불순물 이온을 주입하고, 상기 열처리하는 단계에서 상기 불순물 이온을 상기 폴리실리콘층과 메탈 실리사이드층 사이의 계면으로 집속시킬 수 있다.
본 발명의 일 실시예에 있어서, 상기 활성 영역층 및 메탈층을 형성하는 단계에서, 상기 메탈층 형성 전에 상기 활성 영역층에 불순물 이온을 주입하고, 상기 열처리 단계에서, 메탈 실리사이드층을 형성하고 상기 불순물 이온을 상기 소스/드레인 영역과 메탈 실리사이드층 사이의 계면으로 집속시킬 수 있다.
본 발명의 일 실시예에 있어서, 상기 활성 영역층 및 메탈층을 형성하는 단계는, 상기 기판 상에 바디 영역 및 상기 바디 영역의 하부에 할로 도핑 영역을 형성하는 것을 포함하고, 상기 하부 전극을 형성하는 단계는, 상기 기판의 하부 부분에 고농도 영역을 형성하는 것을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 기판은 p형 기판이고, 상기 기판 상부 부분에는 PMOS 불순물 영역들과 NMOS 불순물 영역들이 형성되며, 상기 PMOS 불순물 영역들은 상기 기판 내의 n형 웰과 상기 n형 웰 내의 n형-고농도(n+) 영역, 및 p형-고농도 영역을 포함하며, 상기 NMOS 불순물 영역들은 상기 기판 내의 n형-고농도 영역, 및 p형-고농도 영역을 포함하며, 상기 NMOS 불순물 영역들 중 상기 p형-고농도 영역의 하부에 n형-할로 도핑 영역을 형성하고, 상기 기판의 하부 부분에 p형-고농도 영역을 형성할 수 있다.
본 발명의 일 실시예에 있어서, 상기 상부 전극은 Ti/TiN, 또는 Ti/TiN 및 텅스텐(W)으로 형성하고, 상기 하부 전극은 Ti/TiN으로 형성할 수 있다.
한편, 본 발명의 기술적 사상은 상기 과제를 해결하기 위하여, 웨이퍼를 지지하는 지지대; 상기 웨이퍼에 열과 전압의 인가를 조절하는 온도 전압 콘트롤러; 상기 웨이퍼 상부로 배치되고 상기 온도 전압 콘트롤러의 조절에 의해 상기 웨이퍼로 열을 인가하는 열원; 상기 온도 전압 콘트롤러의 조절에 의해 상기 웨이퍼로 전원을 인가하는 전원; 상기 전원에 연결되고, 상기 웨이퍼의 상면에 콘택하는 상면 리드 프로브; 및 그라운드에 연결되고, 상기 웨이퍼의 하면에 콘택하는 하면 리드 프로브;를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 웨이퍼는 상면에 하부 전극이 형성되고, 하면에 상부 전극이 형성되며, 상기 상면 리드 프로브가 상기 하부 전극에 콘택하고, 상기 하면 리드 프로브가 상기 상부 전극에 콘택할 수 있다.
본 발명의 일 실시예에 있어서, 상기 온도 전압 콘트롤러는 동일 시간 도메인에서 프로그램된 열과 전압을 상기 웨이퍼에 인가하도록 조절할 수 있다.
본 발명의 일 실시예에 있어서, 상기 웨이퍼의 하면에는 온도 센서가 배치되고, 상기 온도 전압 콘트롤러는 상기 온도 센서로부터의 온도 정보를 기반으로 상기 열원의 온도를 조절할 수 있다.
본 발명의 일 실시예에 있어서, 상기 열과 전압 인가를 통해 상기 웨이퍼 내의 활성 영역층과 메탈 실리사이드층의 계면에 불순물 이온을 집속시킬 수 있다.
본 발명의 기술적 사상에 따른 반도체 소자의 제조방법과 제조장치는 메탈 실리사이드층과 실리콘층의 계면에 불순물 이온, 즉 도펀트를 고농도로 집속시킬 수 있고, 또한 도펀트를 안정적으로 활성화시킴으로써, 메탈 실리사이드층과 실리콘층의 계면에서의 콘택 저항을 감소시킬 수 있다.
그에 따라, 본 발명의 기술적 사상에 따른 반도체 소자 및 그 제조방법은 기존 고온 열처리, 불순물 이온의 과포화 등에 의해 발생할 수 있는 문제들을 해결할 수 있다. 또한, 메탈 실리사이드층을 비교적 얇게 형성함으로써, 메탈 실리사이드층에 의해 발생하는 문제점들도 해결할 수 있다.
도 1은 본 발명의 일 실시예에 따른 전계 인가를 동반한 열처리에 따른 원리를 설명하기 위한 반도체 소자의 단면도 및 그래프이다.
도 2는 본 발명의 일 실시예에 따른 전계 인가를 동반한 열처리에 대한 공정 개념도이다.
도 3 내지 도 5는 본 발명의 일 실시예들에 따른 전계 인가를 동반한 열처리를 채용한 반도체 소자 제조방법에 대한 흐름도들이다.
도 6a 내지 도 6d는 도 5의 반도체 소자 제조방법의 일례에 대응하는 단면도들이다.
도 7 및 도 8은 본 발명의 일 실시예들에 따른 전계 인가를 동반한 열처리를 채용한 반도체 소자 제조방법에 대한 흐름도들이다.
도 9a 내지 도 9c는 도 8의 반도체 소자 제조방법의 일례에 대응하는 단면도들이다.
도 10 및 도 11은 본 발명의 일 실시예들에 따른 전계 인가를 동반한 열처리를 채용한 웨이퍼 레벨의 반도체 소자 제조방법에 대한 흐름도들이다.
도 12는 본 발명의 일 실시예들에 따른 전계 인가를 위한 웨이퍼 레벨의 반소체 소자에 대한 단면도이다.
도 13은 도 12의 반도체 소자의 정션들에 대한 등가 회로도이다.
도 14는 본 발명의 일 실시예들에 따른 CMOS 구조를 기반으로 한 반도체 소자에 대한 단면도이다.
도 15a 내지 도 15d는 본 발명의 일 실시예들에 따른 DRAM 소자를 포함한 반도체 소자에 대한 평면도 및 단면도들이다.
도 16a 및 16b는 본 발명의 일 실시예들에 따른 DRAM 소자에서의 효과를 보여주는 개념도들이다.
도 17a 및 17b는 본 발명의 일 실시예에 따른 SADS 기술의 원리를 설명하기 위한 단면도들이다.
도 18은 본 발명의 일 실시예에 따른 반도체 소자 제조장치에 대한 개략도이다.
도 19는 도 18의 반도체 소자 제조장치에서의 온도, 및 전압 인가에 대한 그래프이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 통상의 기술자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
이하의 설명에서 어떤 구성 요소가 다른 구성 요소에 연결된다고 기술될 때, 이는 다른 구성 요소와 바로 연결될 수도 있지만, 그 사이에 제3의 구성 요소가 개재될 수도 있다. 유사하게, 어떤 구성 요소가 다른 구성 요소의 상부에 존재한다고 기술될 때, 이는 다른 구성 요소의 바로 위에 존재할 수도 있고, 그 사이에 제3의 구성 요소가 개재될 수도 있다. 또한, 도면에서 각 구성 요소의 구조나 크기는 설명의 편의 및 명확성을 위하여 과장되었고, 설명과 관계없는 부분은 생략되었다. 도면상에서 동일 부호는 동일한 요소를 지칭한다. 한편, 사용되는 용어들은 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 전계 인가를 동반한 열처리에 따른 원리를 설명하기 위한 반도체 소자의 단면도 및 그래프이다.
도 1을 참조하면, 본 실시예에 따른 전계 인가를 동반한 열처리는 메탈 실리사이드층(140)과 실리콘층(130)의 콘택을 포함한 반도체 소자(100)에 수행될 수 있다. 예컨대, 전계 인가를 동반한 열처리가 수행되는 반도체 소자(100)는 n형-고농도(n+) 실리콘층(130), 실리콘층(130)의 제1 면(S1) 상의 메탈 실리사이드층(140), 및 실리콘층(130)의 제2 면(S2) 상의 오믹(Ohmic) 콘택층(110)을 포함할 수 있다. 실리콘층(130)은 제1 면(S1) 방향으로 메탈 실리사이드층(140)과 콘택하는 공핍 영역(depletion region, 130b)과 공핍 영역 이외의 비공핍 영역(130a)으로 구별될 수 있다.
한편, 비공핍 영역(130a)의 제2 면(S2) 상의 오믹 콘택층(110)은, 메탈 실리사이드층(140)과 실리콘층(130) 사이에 전계를 인가할 때, 인가되는 전압(Vr)의 대부분의 전압이 공핍 영역(130b)으로 인가되도록 하기 위해 형성될 수 있다. 인가되는 전압(Vr)의 대부분이 공핍 영역(130b)으로 인가된다고 가정할 때, (b)의 그래프에서 보는 바와 같이 공핍 영역의 높이, 즉 쇼트키 장벽 높이(Schottky Barrier Height: SBH)는 인가되는 전압(Vr)만큼 증가하고 또한 공핍 영역의 폭도 그에 따라 증가할 수 있다.
이와 같이 오믹 컨택층(110)을 형성하여 전계를 인가함으로써, 저전압으로 메탈 실리사이드층(140)과 실리콘층(130)의 콘택 부분에 충분한 전계 인가를 할 수 있다. 예컨대, 공핍 영역의 폭이 5㎚ 정도이고 0.5V의 전압을 인가한다고 할 때, 0.5V의 전압 모두가 공핍 영역으로 모두 인가된다고 하면, 1E6/cm에 해당하는 전계가 발생함을 알 수 있다. 따라서, 실리콘층(130)의 도펀트, 예컨대, 포스포러스(P) 이온, 아세나이드(As) 이온과 같은 n형 불순물 이온을 메탈 실리사이드층(140)과 실리콘층(130)의 콘택 부분, 즉 계면으로 집속시킬 수 있다. 한편, 질량이 작은 전자는 빠른 속도로 공핍 영역을 통과하므로 도펀트와의 인터렉션을 무시할 수 있고, 그에 따라 전계 인가에 따른 누설 전류 발생은 무시할 수 있다.
부 바이어스(negative bias) 전압 인가에 의해 양성 네트 전하(positive net charge)를 가진 도우너(donor) 이온이 전극 방향, 즉, 메탈 실리사이드층(140)과 실리콘층(130)의 계면 방향으로 확산함으로써, 계면에서의 도펀트 농도가 증가할 수 있다. 또한, 부 바이어스 전압하에서 도우너 이온은 실리콘층(130) 내에 더욱 안정적으로 활성화될 수 있다. 그에 따라, 메탈 실리사이드층(140)과 실리콘층(130)의 계면에서의 콘택 저항이 감소할 수 있다. 한편, 계면으로의 도펀트 축적(accumulation)으로 인해 부족해진 도펀트는 공핍 영역(130b)의 밖, 예컨대 비공핍 영역(130a)에서 보충될 수 있다.
참고로, 메탈층과 실리콘층의 콘택 저항을 감소하기 위하여, 계면에서의 도펀트를 안정정으로 활성화하고, 또한 계면으로 불순물 이온을 고농도로 제한(heavy dose confine)하여 얇은 정션을 형성하여야 한다. 그에 따라, 도펀트 활성화를 위해 온도를 증가시킬 수 있으나, 온도가 증가하면 확산도 함께 증가하기 때문에 계면으로의 도펀트 집중이 방해될 수 있다. 콘택 저항 감소를 위해 일반적으로 메탈 실리사이드층을 형성하나 실리사이드층의 성장에 따라 졍션 위치가 변화하는 문제가 발생할 수 있다. 또한, 메탈 실리사이드층의 형성은 채널 저항(Rch) 이외의 외부 저항(Rext)을 감소하는데 기여할 수 있으나, 실리사이드 외부 성장(silicide external growth), 비균질 상(inhomogeneous phase) 등에 기인하여 저항 산포가 증가하는 문제가 발생할 수 있다.
한편, 콘택 저항 감소를 위해 실리콘층, 예컨대 소스/드레인 영역에 도펀트를 과도하게 주입하여 과-포화(super-saturation)를 시킬 수 있는데, 이러한 과-포화의 경우 후속 열 수지(heat budget)에 따른 확산, 불활성화(de-activation) 등의 문제점이 발생하여 반도체 소자의 성능이 떨어지는 문제가 발생할 수 있다. 예컨대, DRAM 소자에서, CoSi2/Poly-Si의 GBC 콘택에서, 불순물 이온을 과-포화시키는 경우, Poly-Si의 모폴로지(morphology)가 열화되고 GIDL(Gate Induced Drain Leakage)이 증가하며, tREF(Refresh Interval Time)이 불량해 질 수 있다. 또한, 로직 소자에서 NiSi/Si 콘택의 경우, 확장 저항(Rspr)이 증가하고, 오프-전류(off-current)가 증가하며, 단채널(short channel) 특성 열화가 발생할 수 있다.
본 실시예의 전계 인가를 동반한 열처리 방법의 경우는 메탈 실리사이드층과 실리콘층의 계면에 불순물 이온, 즉 도펀트를 고농도로 집속시킬 수 있고, 또한 도펀트를 안정적으로 활성화시킴으로써, 메탈 실리사이드층과 실리콘층의 계면에서의 콘택 저항을 감소시킬 수 있다. 그에 따라, 본 실시예의 전계 인가를 동반한 열처리 방법은 기존 고온 열처리, 불순물 이온의 과포화 등에 의해 발생할 수 있는 문제들을 해결할 수 있다. 또한, 메탈 실리사이드층을 비교적 얇게 형성함으로써, 메탈 실리사이드층에 의해 발생하는 문제점들도 해결할 수 있다.
도 2는 본 발명의 일 실시예에 따른 전계 인가를 동반한 열처리에 대한 공정 개념도이다.
도 2를 참조하면, 본 실시예에 따른 전계 인가를 동반한 열처리 공정은 웨이퍼 레벨로 수행될 수 있다. 예컨대, 전계 인가를 동반한 열처리 공정은 개별 반도체 소자들 각각에 대해 수행하는 것이 아니라, 다수의 반도체 소자들을 포함한 웨이퍼 전체에 대해 수행할 수 있다.
구체적으로, 전계 인가를 동반한 열처리 공정을 진행하기 위하여, 웨이퍼 레벨의 반도체 소자(100a)는 열처리 챔버(1100, annealing chamber) 내부에 배치되고, 또한, 전계 인가용 전원(1500)이 반도체 소자(110a)에 연결될 수 있다. 반도체 소자(100a)는 오믹 콘택층(110), 기판(120), 활성 영역층(130), 메탈 실리사이드층(140), 및 상부 전극(150)을 포함할 수 있다.
오믹 콘택층(110)은 기판(120) 하면으로 형성되며, 하부 전극(도 12의 112)과 고농도 도핑 영역(도 12의 114)을 구비할 수 있다. 경우에 따라, 오믹 콘택층(110)은 하부 전극(112)만을 의미하고, 고농도 도핑 영역(114)은 기판(120)에 포함시키거나 별도의 층으로 취급할 수도 있다. 이러한 오믹 콘택층(110)을 형성함으로써, 전원(1500)에 의해 인가된 전압이 공핍 영역(130b)에 대부분 인가되도록 함은 전술한 바와 같다. 참고로, 만약 기판(120) 하면에 고농도 도핑 영역(114)이 존재하지 않은 경우에 기판(120)과 하부 전극(112)이 쇼트키 정션을 이룰 수 있고, 인가된 전압의 일부분이 쇼트키 정션 부분으로 할당되어 도펀트 집속에 기여하지 못할 수 있다.
하부 전극(112)은 공정 호환성이 좋고 내열성이 있는 메탈로 형성될 수 있다. 이러한 하부 전극(112)은 단일층 또는 다중층으로 형성될 수 있다. 예컨대, 하부 전극(112)은 티타늄/티타늄나이트라이드(Ti/TiN) 박막으로 형성될 수 있다. 물론, 하부 전극(112)의 재질 및 구조가 Ti/TiN 박막에 한정되는 것은 아니다. 고농도 도핑 영역(114)은, 기판(120)이 p형 기판인 경우에, p형 불순물 이온을 주입하여 형성한 p형-고농도(p+) 도핑 영역일 수 있다. 고농도 도핑 영역(114)은 p형 기판에 보론(B)이 1E19/cm3 이상으로 주입된 p+ 도핑 영역일 수 있다. 물론, 고농도 도핑 영역(114)의 불순물 이온이 보론에 한정되는 것은 아니다. 또한, 기판(120)이 n형 기판인 경우에는 고농도 도핑 영역(114)은 n형-고농도(n+) 도핑 영역일 수도 있다.
기판(120)은 실리콘(Si), 예컨대 단결정 실리콘, 다결정 실리콘, 또는 비결정질 실리콘을 포함할 수 있다. 물론 기판(120)의 재질이 실리콘에 한정되는 것은 아니다. 예컨대, 일부 실시예들에서, 기판(120)은 저마늄(Ge) 등의 Ⅳ족 반도체, 실리콘저마늄(SiGe)나 실리콘카바이드(SiC) 등의 Ⅳ-Ⅳ족 화합물 반도체, 또는 갈륨아세나이드(GaAs), 인듐아세나이드(InAs), 인듐포스파이드(InP) 등의 Ⅲ-Ⅴ족 화합물 반도체를 포함할 수 있다. 기판(120)은 실리콘 벌크(Si bulk) 기판 또는 SiGe 기판을 기반으로 할 수 있다. 또한, 기판(120)은 벌크 기판에 한하지 않고, 에피택셜(Epitaxial) 웨이퍼, 폴리시드(polished) 웨이퍼, 열처리된(Annealed) 웨이퍼 등을 기반으로 할 수도 있다.
이러한 기판(120)은 p형 불순물 이온을 포함한 p형 기판, 또는 n형 불순물 이온을 포함한 n형 기판일 수 있다. 본 실시예의 반도체 소자(100a)에서 기판(120)은 p형 기판일 수 있다.
활성 영역층(130)은 기판(120)에 p형 불순물 이온 또는 n형 불순물 이온이 주입되어 형성된 불순물 영역일 수 있다. 본 실시예의 웨이퍼 레벨의 반도체 소자(100a)에서, 활성 영역층(130)은 p형 기판에 n형 불순물 이온이 주입되어 형성된 n형 불순물 영역일 수 있다. 이러한 n형 불순물 영역은 예컨대, CMOS 소자에서 n형 소스/드레인 영역(도 12의 134sd)을 구성할 수 있다. 도시된 바와 같이, 활성 영역층(130) 중 메탈 실리사이드층(140)에 콘택하는 부분으로 공핍 영역(130b)이 형성될 수 있다.
메탈 실리사이드층(140)은 활성 영역층(130) 상으로 형성되고 활성 영역층(130)과 쇼트키 정션을 이룰 수 있다. 메탈 실리사이드층(140)은 예컨대, 니켈실리사이드(NiSix)층일 수 있다. 이러한 메탈 실리사이드층(140)은 활성 영역층(130) 상에 Ni, 코발트(Co) 등의 금속 박막을 증착하고 열처리함으로써, 형성될 수 있다.
상부 전극(150)은 하부 전극(112)과 유사하게 공정 호환성이 좋고 내열성이 있는 메탈로 형성될 수 있다. 상부 전극(150)은 또한 단일층 또는 다중층으로 형성될 수 있다. 예컨대, 상부 전극(150)은 Ti/TiN 박막으로 형성될 수 있다. 상부 전극(150)은 또한 Ti/TiN 박막 상에 텅스텐(W) 메탈층을 더 포함할 수도 있다. Ti/TiN 박막 및 W 메탈층 구조의 상부 전극(150)은, 전계 인가 후에 노드 분리를 통해 각각의 반도체 소자들로 신호 및 전원을 인가하는 메탈 전극으로서 사용될 수도 있다.
전술한 구조의 웨이퍼 레벨의 반도체 소자(110a)는 전계 인가를 동반한 열처리를 위해 열처리 챔버(1100) 내로 배치되며, 또한, 열처리 챔버(1100) 내에서 오믹 콘택층(110)과 상부 전극(150)은 전원(1500)의 양 단자에 전기적으로 연결될 수 있다. 전원(1500)은 메탈 실리사이드층(140)과 활성 영역층(130)의 콘택으로 이루어진 쇼트키 정션에 부 바이어스 전압을 인가하는 방향으로 연결될 수 있다. 예컨대, 활성 영역층(130)이 n형 불순물 영역인 경우에, 상부 전극(150)으로 전원(1500)의 (-) 전극이 연결되고 오믹 콘택층(110)으로 (+) 전극이 연결될 수 있다.
이와 같이 전계 인가를 동반한 열처리가 수행됨으로써, 활성 영역층(130)의 도펀트가 메탈 실리사이드층(140)과 활성 영역층(130)의 계면으로 집속될 수 있다. 예컨대, 활성 영역층(130)이 n형 불순물 영역인 경우, 포스포러스(P) 이온, 아세나이드(As) 이온과 같은 양성 네트 전하를 가진 도우너 이온이 메탈 실리사이드층(140)과 활성 영역층(130)의 계면으로 집속될 수 있다. 전계 인가를 동반한 열처리에 의한 도펀트의 집속은 메탈 실리사이드층(140)과 활성 영역층(130)의 계면에서의 도펀트 농도를 증가시키고 또한 도펀트의 안정적인 활성화에 기여할 수 있다. 그에 따라, 메탈 실리사이드층(140)과 활성 영역층(130)의 계면에서의 콘택 저항이 감소할 수 있다.
도 3 내지 도 5는 본 발명의 일 실시예들에 따른 전계 인가를 동반한 열처리를 채용한 반도체 소자 제조방법에 대한 흐름도들이다.
도 3을 참조하면, 본 실시예에 따른 반도체 소자 제조방법은, 먼저, 기판 내의 불순물 영역 상에 메탈층을 형성한다(S110). 기판은 p형 또는 n형 기판일 수 있다. 불순물 영역은 기판 내에 불순물 이온을 고농도로 주입하여 형성한 영역으로서, 도 1 또는 도 2에서 실리콘층 또는 활성 영역층에 대응할 수 있다. 예컨대, 불순물 영역은 기판 내에 불순물 이온을 1E20/cm3 이상으로 주입하여 형성한 소스/드레인 영역일 수 있다. 메탈층은 예컨대, Co, Ni 등으로 형성될 수 있다. 경우에 따라, 메탈층 상에 Ti/TiN 배리어 박막이 더 형성될 수도 있다.
메탈층 형성 후, 제1 열처리를 통해 메탈 실리사이드층을 형성한다(S120). 제1 열처리는 예컨대, 150 ~ 1100℃의 온도 범위에서 수행할 수 있다. 제1 열처리의 온도 범위가 상기 수치에 한정되는 것은 아니다. 메탈 실리사이드층 형성 후 실리사이드가 되지않고 남은 메탈층은 제거될 수 있다.
제2 열처리를 및 전계 인가를 통해 불순물 영역과 메탈 실리사이드층의 계면에 불순물 이온을 집속한다(S130). 제2 열처리 역시 150 ~ 1100℃의 온도 범위에서 수행할 수 있다. 물론, 제2 열처리의 온도 범위가 상기 수치에 한정되는 것은 아니다. 한편, 불순물 영역과 메탈 실리사이드층이 이루는 정션에 10V 이하의 전압이 인가되도록 전계가 인가될 수 있다. 정션에 인가되는 전압의 범위 역시 상기 수치에 한정되는 것은 아니다. 계면으로 불순물 이온의 집속을 통해 불순물 영역과 메탈 실리사이드층 사이의 콘택 저항을 감소할 수 있음은 전술한 바와 같다.
한편, 제2 열처리를 및 전계 인가를 통해 집속시키는 불순물 이온은 불순물 영역에 인시츄(in-situ)로 주입된 불순물 이온일 수도 있고, 불순물 영역의 불순물 이온과는 별도로 다시 주입한 불순물 이온일 수 있다. 불순물 이온을 별도로 다시 주입하는 경우, 불순물 이온은 불순물 영역 형성 후 메탈층 형성 전에 주입할 수도 있고, 메탈 실리사이드층 형성 후에 주입할 수도 있다. 별도의 불순물 이온 주입은 도 5 및 도 6의 반도체 소자 제조방법에서 좀더 상세히 설명한다.
이후, 후속 반도체 공정들을 진행하여 반도체 소자를 완성할 수 있다. 후속 반도체 공정들은 예컨대, 증착 공정, 식각 공정, 세정 공정 등을 포함할 수 있다. 여기서, 증착 공정은 CVD, 스퍼터링, 스핀 코팅 등 다양한 물질층 형성 공정을 포함할 수 있다. 한편, 반도체 공정들은 반도체 소자를 PCB 상에 실장하고 밀봉재로 밀봉하는 패키징 공정을 포함할 수도 있고, 또한 반도체 공정들에 반도체 소자나 패키지에 대해 테스트를 하는 테스트 공정이 포함될 수도 있다.
도 4를 참조하면, 본 실시예에 따른 반도체 소자 제조방법은, 먼저, 기판 내의 불순물 영역 상에 메탈층을 형성한다(S210). 기판, 불순물 영역, 메탈층 등은 도 3의 반도체 소자 제조방법에서 설명한 바와 같다.
메탈층 형성 후, 열처리 및 전계 인가를 통해 메탈 실리사이드층 형성 및 불순물 영역과 메탈 실리사이드층의 계면에 불순물 이온을 집속한다(S220). 도 3의 반도체 소자 제조방법의 제1 및 제2 열처리와 유사하게, 열처리는 150 ~ 1100℃의 온도 범위에서 수행할 수 있다. 또한, 전계는 정션에 10V 이하의 전압이 인가되도록 인가될 수 있다.
본 실시예에 따른 반도체 소자 제조방법은 메탈 실리사이드층 형성 공정을 전계 인가를 동반한 열처리 공정과 별도로 수행하지 않고, 전계 인가를 동반한 열처리 공정과 동시에 수행한다는 점에서, 도 3의 반도체 소자 제조방법과는 차이가 있다. 한편, 본 실시예에 따른 반도체 소자 제조방법에서도 불순물 이온은 불순물 영역에 인시츄(in-situ)로 주입된 불순물 이온일 수도 있고, 불순물 영역의 불순물 이온과는 별도로 다시 주입한 불순물 이온일 수 있다. 불순물 이온을 별도로 다시 주입하는 경우, 불순물 이온은 불순물 영역 형성 후 메탈층 형성 전에 주입할 수 있다.
도 5를 참조하면, 본 실시예에 따른 반도체 소자 제조방법은, 먼저, 기판 내의 불순물 영역 상에 메탈층을 형성한다(S310). 기판, 불순물 영역, 메탈층 등은 도 3의 반도체 소자 제조방법에서 설명한 바와 같다.
메탈층 형성 후, 제1 열처리를 통해 메탈 실리사이드층을 형성한다(S320). 메탈 실리사이드층 형성은 도 3의 반도체 소자 제조방법에서 전술한 바와 같다. 다음, 불순물 영역에 불순물 이온을 주입한다(S330). 예컨대, 불순물 이온의 주입 공정은 기판 결과물 전면을 덮은 물질층을 형성하고, 상기 물질층을 식각하여 불순물 영역을 오픈한 후, 이온 임플란트 장비를 이용하여 소정 도핑 도우즈와 소정 도핑 에너지를 가지고 진행될 수 있다.
불순물 이온 주입 후, 제2 열처리 및 전계 인가를 통해 불순물 영역과 메탈 실리사이드층의 계면에 불순물 이온을 집속한다(S340). 불순물 이온 집속 공정은 도 3의 반도체 소자 제조공정에서 전술한 바와 같다.
도 6a 내지 도 6d는 도 5의 반도체 소자 제조방법의 일례에 대응하는 단면도들이다.
도 6a를 참조하면, 반도체층(280) 상에 메탈층(282)을 형성한다. 예컨대, 반도체층(280)은 불순물 영역 상의 폴리실리콘층일 수 있다. 구체적으로, 기판 상에 불순물 이온 주입을 통해 소스/드레인 영역과 같은 불순물 영역들이 형성되고, 그러한 불순물 영역 상으로 폴리실리콘 증착 또는 성장을 통해 폴리실리콘층이 형성될 수 있다. 메탈층(282)은 예컨대, 코발트(Co)로 형성될 수 있다. 물론, 메탈층(282)의 재질이 Co에 한정되는 것은 아니다.
도 6b를 참조하면, 메탈층(282) 형성 후, 제1 열처리(H1)를 수행하여 메탈 실리사이드층(285)을 형성한다. 제1 열처리(H1)는 150 ~ 1100℃의 온도 범위에서 수행할 수 있다. 도 6a에서 반도체층(280)이 폴리실리콘층이고 메탈층(282)이 코발트(Co)로 형성된 경우, 메탈 실리사이드층(285)은 코발트실리사이드(CoSix)층일 수 있다. 물론, 메탈 실리사이드층(285)이 CoSix층에 한정되는 것은 아니다.
도 6c를 참조하면, 메탈 실리사이드층(285) 형성 후, 이온 임플란트(Im)를 진행하여 반도체층(280)의 상부 부분에 불순물 이온(Ion)을 주입한다. 도 6c에서 반도체층(280) 전체에 불순물 이온이 주입되는 것으로 도시되고 있지만, 이는 불순물 이온(Ion)의 주입이 요구되는 부분만을 확대하여 도시한 것에 따른 것이다. 따라서, 반도체 소자 또는 웨이퍼 레벨에서 볼 때, 불순물 이온(Ion)은 반도체층(280)의 일부분에만 주입될 수 있다.
좀더 구체적으로, 이온 주입 마스크로 이용될 수 있는 물질층이 메탈 실리사이드층(285) 상부 전면으로 형성될 수 있다. 이러한 물질층이 식각 공정을 통해 패터닝됨으로서, 메탈 실리사이드층(285)의 소정 부분이 노출될 수 있다. 메탈 실리사이드층(285)의 노출 부분은 불순물 이온 주입이 요구되는 반도체층(280)의 부분에 대응할 수 있다. 이후, 이온 임플란트(Im)를 진행함으로써, 반도체층(280)의 해당 부분에 불순물 이온을 주입할 수 있다.
이온 임플란트(Im)를 통해 불순물 이온(Ion)은 메탈 실리사이드층(285)을 통과하여 반도체층(280) 상부 부분에 주입되게 되는데, 도시된 바와 같이 주입된 불순물 이온(Ion)은 반도체층(280)과 메탈 실리사이드층(285)의 계면을 기준으로 소정 깊이까지 무질서하게 분포될 수 있다. 이는 이온 임플란트(Im) 공정 자체의 산포 불량, 및 불순물 이온의 확산 등에 기인할 수도 있다.
도 6d를 참조하면, 불순물 이온(Ion)을 주입 후, 제2 열처리(H2) 및 전계 인가(E)를 통해 불순물 이온(Ion)을 반도체층(280)과 메탈 실리사이드층(285)의 계면으로 집속한다. 제2 열처리(H2)는 제1 열처리(H1)와 유사하게 150 ~ 1100℃의 온도 범위에서 수행할 수 있다. 또한, 전계 인가(E)는 반도체층(280)과 메탈 실리사이드층(285)의 정션에 10V 이하의 전압이 인가되는 수준일 수 있다. 물론, 제2 열처리(H2)와 전계 인가(E)가 상기 수치에 한정되는 것은 아니다.
제2 열처리(H2) 및 전계 인가(E)를 통해 불순물 이온(Ion)이 반도체층(280)과 메탈 실리사이드층(285)의 계면으로 집속됨에 따라, 불순물 이온(Ion)이 계면을 기준으로 매우 얇은 두께로 분포함을 확인할 수 있다. 그에 따라, 계면에서 불순물 이온의 농도가 증가하고 또한 안정적인 활성화가 진행됨으로써, 반도체층(280)과 메탈 실리사이드층(285)의 계면의 콘택 저항이 감소할 수 있다.
도 7 및 도 8은 본 발명의 일 실시예들에 따른 전계 인가를 동반한 열처리를 채용한 반도체 소자 제조방법에 대한 흐름도들이다.
도 7을 참조하면, 본 실시예에 따른 반도체 소자 제조방법은, 먼저, 기판 내의 불순물 영역 상에 불순물 이온을 주입한다(S410). 불순물 이온의 주입은 불순물 영역 형성과 인-시츄로 진행할 수도 있고, 불순물 영역 형성 후에 별도로 수행할 수도 있다. 불순물 이온의 주입을 별도로 수행하는 경우에, 도 5나 도 6c에서 설명한 바와 같이 이온 주입 마스크로서의 물질층 패턴이 형성되고 그러한 물질층 패턴을 이용하여 불순물 이온이 주입될 수 있다.
이후, 도 3의 반도체 소자 제조방법에서 전술한 바와 같이 공정들을 진행하여 불순물 영역과 메탈 실리사이드층의 계면에 불순물 이온을 집속한다. 즉, 불순물 영역 상에 메탈층을 형성하고(S420), 제1 열처리를 통해 메탈 실리사이드층을 형성하며(S430), 제2 열처리 및 전계 인가를 통해 불순물 영역과 메탈 실리사이드층의 계면에 불순물 이온을 집속한다(S440).
도 8을 참조하면, 본 실시예에 따른 반도체 소자 제조방법은, 먼저, 기판 내의 불순물 영역 상에 불순물 이온을 주입한다(S510). 불순물 이온의 주입은 도 7의 반도체 소자 제조방법에서 설명한 바와 같이, 인-시츄로 진행할 수도 있고, 불순물 영역 형성 후에 별도로 수행할 수도 있다.
이후, 도 4의 반도체 소자 제조방법에서 전술한 바와 같이 공정들을 진행하여 불순물 영역과 메탈 실리사이드층의 계면에 불순물 이온을 집속한다. 즉, 불순물 영역 상에 메탈층을 형성하고(S520), 열처리 및 전계 인가를 통해 메탈 실리사이드층 형성 및 불순물 영역과 메탈 실리사이드층의 계면에 불순물 이온을 집속한다(S530).
도 9a 내지 도 9c는 도 8의 반도체 소자 제조방법의 일례에 대응하는 단면도들이다.
도 9a를 참조하면, 이온 임플란트(Im)를 통해 활성 영역층(130)에 불순물 이온(Ion)을 주입한다. 활성 영역층(130)은 실리콘 기판 또는 실리콘저마늄(SiGe) 기판을 기반으로 하는 층일 수 있다. 예컨대, 활성 영역층(130)은 Si 기판 또는 SiGe 기판 상에 불순물 이온 주입을 통해 형성된 소스/드레인 영역과 같은 불순물 영역에 대응할 수 있다. 본 실시예에서, 활성 영역층(130)은 SiGe 기판의 소정 부분으로 불순물 이온이 주입되어 형성된 소스/드레인 영역에 대응할 수 있다.
본 실시예의 반도체 소자 제조방법에서, 불순물 이온(Ion)의 주입은 활성 영역층(130)의 소스/드레인 영역 형성을 위한 불순물 이온 주입과는 별개로 수행될 수 있다. 물론, 본 실시예의 불순물 이온(Ion)의 주입 공정이 활성 영역층(130)의 소스/드레인 영역 형성을 위한 불순물 이온 주입 공정과 인-시츄로 수행될 수도 있다. 참고로, 소스/드레인 영역 형성을 위한 불순물 이온의 주입 공정은 넓고 깊은 영역을 걸쳐서 수행되는 반면에, 본 실시예의 불순물 이온(Ion)의 주입 공정은 활성 영역층(130) 표면 근처의 얇은 영역에 걸쳐 수행될 수 있다.
한편, 도 6c에서와 유사하게 주입된 불순물 이온(Ion)은 활성 영역층(130)의 표면을 기준으로 소정 깊이까지 무질서하게 분포될 수 있다. 이는 이온 임플란트(Im) 공정 자체의 산포 불량, 및 불순물 이온의 확산 등에 기인할 수도 있다.
도 9b를 참조하면, 불순물 이온(Ion) 주입 후, 활성 영역층(130) 상에 메탈층(142)을 형성한다. 메탈층(142)은 예컨대, 니켈(Ni)로 형성될 수 있다. 참고로, 메탈층(142)은 하부의 활성 영역층(130)과의 실리사이드화를 위해 형성될 수 있는데, 니켈실리사이드(NiSix)의 경우의 비교적 낮은 열처리를 통해 형성될 수 있다. 예컨대, 앞서 폴리실리콘층 상에 코발트실리사이드의 형성을 위해서는 800℃ 이상의 고온이 요구되나, 니켈실리사이드의 경우는 400℃ 정도의 비교적 저온으로도 형성될 수 있다.
도 9c를 참조하면, 메탈층(142) 형성 후, 열처리(H) 및 전계 인가(E)를 통해 메탈 실리사이드층(140)을 형성하고, 불순물 이온(Ion)을 활성 영역층(130)과 메탈 실리사이드층(140)의 계면으로 집속한다. 메탈층(142)이 Ni로 형성된 경우에, 메탈 실리사이드층(140)은 니켈실리사이드층일 수 있다. 열처리(H)는 150 ~ 1100℃의 온도 범위에서 수행할 수 있다. 또한, 전계 인가(E)는 활성 영역층(130)과 메탈 실리사이드층(140)의 정션에 10V 이하의 전압이 인가되는 수준일 수 있다.
이와 같이 본 실시예의 반도체 소자 제조방법에서는 메탈 실리사이드층(140) 형성과 불순물 이온(Ion)의 집속이 동시에 진행될 수 있다. 한편, 전술한 바와 같이 Ni의 메탈층(142)의 경우 400℃ 정도의 비교적 낮은 온도로 실리사이드가 진행될 수 있다. 따라서, 메탈 실리사이드층(140) 형성의 관점에서 열처리는 400℃ 정도로 진행될 수 있다. 물론, 열처리는 400℃ 이상으로 진행할 수도 있다.
열처리(H) 및 전계 인가(E)를 통해 불순물 이온(Ion)이 활성 영역층(130)과 메탈 실리사이드층(140)의 계면으로 집속됨에 따라, 불순물 이온(Ion)이 계면을 기준으로 매우 얇은 두께로 분포함을 확인할 수 있다. 그에 따라, 계면에서 불순물 이온의 농도가 증가하고 또한 안정적인 활성화가 진행됨으로써, 활성 영역층(130)과 메탈 실리사이드층(140)의 계면의 콘택 저항이 감소할 수 있다.
도 10 및 도 11은 본 발명의 일 실시예들에 따른 전계 인가를 동반한 열처리를 채용한 웨이퍼 레벨의 반도체 소자 제조방법에 대한 흐름도들이다.
도 10을 참조하면, 본 실시예의 웨이퍼 레벨의 반도체 소자 제조방법은, 먼저 기판 상에 불순물 영역과 메탈층을 형성한다(S610). 여기서, 기판은 웨이퍼 레벨의 p형 또는 n형 기판일 수 있다. 불순물 영역은 기판 내에 불순물 이온을 주입하여 형성할 수 있다. 메탈층은 불순물 영역 상으로 메탈을 증착하여 형성할 수 있다. 메탈층은 예컨대, Co, Ni 등으로 형성될 수 있다. 한편, 메탈층 형성 전에 기판 상에 소자 분리막이나 게이트 구조체 등이 더 형성될 수 있다.
기판 결과물 전면 상에 전계 인가용 상부 전극을 형성한다(S620). 상부 전극은 공정 호환성이 좋고 내열성이 있는 메탈로 형성될 수 있다. 상부 전극은 또한 단일층 또는 다중층으로 형성될 수 있다. 예컨대, 상부 전극은 Ti/TiN 박막으로 형성되거나 Ti/TiN 박막 상에 W의 메탈층을 더 포함하여 형성될 수 있다. 한편, 경우에 따라, 상부 전극 형성 전에 열처리를 통해 메탈 실리사이드층이 형성될 수도 있다.
이후, 기판 하부에 고농도 도핑 영역을 형성한다(S630). 고농도 도핑 영역은 기판 하부에 불순물 이온을 주입하여 형성될 수 있다. 예컨대, 기판이 p형 기판인 경우에, 고농도 도핑 영역은 기판 하면 부분에 보론(B)이 1E19/cm3 이상으로 주입되어 형성된 p+ 도핑 영역일 수 있다. 이러한 고농도 도핑 영역을 형성하는 이유는 오믹 콘택층을 형성함으로써, 인가되는 전압의 대부분이 메탈 실리사이드층과 불순물 영역의 정션 부분의 공핍 영역으로 인가되게 하기 위함임은 전술한 바와 같다.
고농도 도핑 영역 형성 후, 고농도 도핑 영역 상에 하부 전극을 형성한다(S640). 하부 전극은 상부 전극과 비슷하게 공정 호환성이 좋고 내열성이 있는 메탈로 형성될 수 있다. 예컨대, 하부 전극은 Ti/TiN 박막으로 형성될 수 있다.
이후, 열처리 및 전계 인가를 통해 메탈 실리사이드층을 형성하고 불순물 영역과 메탈 실리사이드층의 계면에 불순물 이온을 집속한다(S650). 만약, 메탈 실리사이드층이 상부 전극 형성 전에 이미 형성된 경우에는 본 공정에서 메탈 실리사이드층이 형성되지 않을 수 있다. 한편, 불순물 이온은 불순물 영역을 형성할 때 인-시츄로 주입하거나 불순물 영역 형성 후 메탈층 형성 전에 주입할 수 있다. 또한, 상부 전극 형성 전에 메탈 실리사이드층이 형성되는 경우, 메탈 실리사이드층 형성 후 상부 전극 형성 전에 불순물 이온이 주입될 수도 있다.
한편, 열처리 및 전계 인가를 통한 메탈 실리사이드층 형성 및 불순물 이온 집속을 위해, 웨이퍼 레벨의 기판 결과물은 열처리 챔버 내부로 배치되고, 상부 전극과 하부 전극은 전원의 양 단자로 연결될 수 있다. 덧붙여, 전계는 메탈 실리사이드층과 불순물 영역의 쇼트키 정션에 부 바이어스 전압을 인가하는 방향으로 인가될 수 있다.
도 11을 참조하면, 본 실시예의 웨이퍼 레벨의 반도체 소자 제조방법은, 먼저 기판 상에 불순물 영역 상에 폴리실리콘층을 형성한다(S710). 여기서, 기판은 웨이퍼 레벨의 p형 또는 n형 기판일 수 있다. 불순물 영역은 기판 내에 불순물 이온을 고농도로 주입하여 형성한 소스/드레인 영역일 수 있다. 폴리실리콘층은 증착이나 성장을 통해 불순물 영역 상에 형성될 수 있다. 이러한 폴리실리콘층은 예컨대 DRAM에서 매몰 콘택(Buried Contac: BC)을 구성할 수 있다. 한편, 폴리실리콘층 형성 전에 기판 상에 소자 분리막이나 게이트 구조체 등이 더 형성될 수 있다.
폴리실리콘층 상에 메탈층을 형성한다(S720). 메탈층은 예컨대, Co로 형성될 수 있다.
메탈층 형성 후, 제1 열처리를 통해 메탈 실리사이드층을 형성한다(S730). 메탈 실리사이드층은 예컨대 코발트실리사이드층일 수 있다. 제1 열처리는 150 ~ 1100℃의 온도 범위에서 수행할 수 있다. 다만, 코발트실리사이드층을 형성하는 경우에는 제1 열처리는 800℃ 이상의 고온으로 수행될 수 있다.
이후, 도 10의 웨이퍼 레벨의 반도체 소자 제조방법과 비슷한 공정을 진행하여 상부 전극, 고농도 도핑 영역 및 하부 전극을 형성한다. 즉, 기판 결과물 전면 상에 전계 인가용 상부 전극을 형성하고(S740), 기판 하부에 고농도 도핑 영역을 형성하며(S750), 고농도 도핑 영역 상에 하부 전극을 형성한다(S760).
하부 전극 형성 이후에, 제2 열처리 및 전계 인가를 통해 폴리실리콘층과 메탈 실리사이드층의 계면에 불순물 이온을 집속한다(S770). 제2 열처리는 150 ~ 1100℃의 온도 범위에서 수행될 수 있고, 전계는 폴리실리콘층과 메탈 실리사이드층의 정션에 10V 이하의 전압이 인가될 수 있는 수준으로 인가될 수 있다.
도 12는 본 발명의 일 실시예들에 따른 전계 인가를 위한 웨이퍼 레벨의 반소체 소자에 대한 단면도이다.
도 12를 참조하면, 본 실시예의 웨이퍼 레벨의 반도체 소자(110b)는 오믹 콘택층(110), 기판(120), 활성 영역층(130), 메탈 실리사이드층(140), 상부 전극(150), 절연층(160), 게이트 전극(170)을 포함할 수 있다.
오믹 콘택층(110)은 하부 전극(112)과 고농도 도핑 영역(114)을 포함할 수 있다. 하부 전극(112)은 공정 호환성이 좋고 내열성의 메탈로 형성될 수 있다. 예컨대, 하부 전극(112)은 Ti/TiN으로 형성될 수 있다. 고농도 도핑 영역(114)은 기판(120) 하부에 불순물 이온이 고농도로 주입되어 형성될 수 있다. 예컨대, 기판(120)이 p형 기판이 경우, 고농도 도핑 영역(114)은 기판(120) 하면으로 보론(B)이 고농도로 주입되어 형성될 수 있다. 한편, 고농도 도핑 영역(114)은 오믹 콘택층(110)과 별도로 취급되거나 기판(120)의 일부로 취급될 수도 있다.
기판(120)은 p형 기판 또는 n형 기판일 수 있다. 본 실시예에서 기판(120)은 p형 기판일 수 있다. 또한, 기판(120)은 SiGe 기판을 기반으로 한 p형 기판일 수 있다.
활성 영역층(130)은 다양한 불순물 영역들을 포함할 수 있다. 구체적으로, 기판(120)이 p형 기판인 경우에, 활성 영역층(130)은 n형 웰(132), n형 웰(132) 내의 n형-고농도(n+) 영역(134b) 및 p형-고농도(p+) 영역(136sd)을 포함할 수 있다. 또한 활성 영역층(130)은 기판(120) 내에 n+ 영역(134sd), p+ 영역(136b) 및 n-할로(halo) 도핑 영역(138)을 포함할 수 있다.
n형 웰(132)은 기판(120)에 n형 불순물 이온이 중간 농도 내지 고농도로 주입되어 형성된 영역일 수 있다. 예컨대, n형 웰(132)은 포스포러스(P)나 아세나이드(As)와 같은 n형 불순물 이온이 주입되어 1E15/cm3 내지 2E19/cm3 의 농도를 갖는 불순물 영역일 수 있다. n+ 영역(134b)은 n형 불순물 이온이 고농도로 주입되어 형성된 불순물 영역일 수 있다. 예컨대, n+ 영역(134b)은 1E20/cm3 이상의 농도를 갖는 불순물 영역일 수 있다. p+ 영역(136sd)은 p형 불순물 이온이 고농도로 주입되어 형성된 불순물 영역일 수 있다. 예컨대, p+ 영역(136sd)은 1E20/cm3 이상의 농도를 갖는 불순물 영역일 수 있다.
n형 웰(132), n형 웰(132) 내의 n+ 영역(134b)과 p+ 영역(136sd)은 PMOS(P-channel Metal Oxide Semiconductor)를 구성할 수 있다. 예컨대, n+ 영역(134b)이 PMOS의 바디(body) 영역을 구성하며, p+ 영역(136sd)이 PMOS의 소스/드레인 영역을 구성할 수 있다. 한편, 기판(120), 기판(120) 상의 n+ 영역(134sd)과 p+ 영역(136b)은 NMOS(N-channel Metal Oxide Semiconductor)를 구성할 수 있다. 예컨대, n+ 영역(134sd)이 NMOS의 소스/드레인 영역을 구성하며, p+ 영역(136sd)이 NMOS의 바디영역을 구성할 수 있다. 본 실시예의 반도체 소자(100b)는 이와 같이 하나의 기판(120)에 PMOS와 NMOS가 함께 형성됨으로써, CMOS 구조를 포함할 수 있다. 예컨대, 본 실시예의 반도체 소자(100b)는 CMOS 구조로 구현된 로직 소자를 포함할 수 있다.
한편, 기판(120) 상의 p+ 영역(136b) 하부에 n-할로 도핑 영역(138)이 형성될 수 있다. 전계 인가를 동반한 열처리 공정에서, p+ 영역(136b)이 메탈 실리사이드층(140)과 순방향 쇼트키 정션을 형성하게 되고, 그러한 순방향 쇼트키 정션을 통해 누설 전류가 발생할 수 있다. 따라서, n-할로 도핑 영역(138)을 형성하여 전류 패스(path)를 차단함으로써, 그러한 누설 전류를 방지할 수 있다. n-할로 도핑 영역(138)은 p+ 영역(136b) 하부로 넓게 형성되고, p+ 영역(136b)과 p/n 정션을 이루도록 형성될 수 있다.
메탈 실리사이드층(140)은 불순물 영역들(132, 134b, 134sd, 136b, 136sd) 상에 형성될 수 있다. 이러한 메탈 실리사이드층(140)은 불순물 영역들(132, 134b, 134sd, 136b, 136sd)과 쇼트키 정션을 이루며, 전계의 방향에 따라 순방향 또는 역방향 쇼트키 정션을 구성할 수 있다. 쇼트키 정션 및 오믹 콘택을 통한 전류의 흐름이나 전계 인가에 따른 영향에 대해서는 도 13의 등가 회로도에서 좀더 상세하게 설명한다.
상부 전극(150)은 기판 결과물 전면으로 형성되고, 메탈 실리사이드층(140)에 전기적으로 연결될 수 있다. 이러한 상부 전극(150)은 공정 호환성이 좋고 내열성이 있는 메탈로 형성될 수 있다. 상부 전극(150)은 또한 단일층 또는 다중층으로 형성될 수 있다. 예컨대, 상부 전극(150)은 Ti/TiN 박막으로 형성되거나 Ti/TiN 박막 상에 W의 메탈층을 더 포함하여 형성될 수 있다.
절연층(160)은 산화막, 질화막 또는 산화질화막 등으로 형성되며, 단일층 또는 다중층으로 형성될 수 있다. 이러한 절연층(160)은 메탈 전극들 간의 절연을 위해 형성될 수 있다. 또한, 절연층(160)은 소자들 간을 절연하는 소자 분리막을 구성할 수도 있다. 게이트 전극(170)은 도전성 물질로 형성될 수 있다. 예컨대, 게이트 전극(170)은 메탈이나 폴리실리콘으로 형성될 수 있다. 게이트 전극(170)과 활성 영역층(130) 사이에는 게이트 유전막이 개재될 수 있다. 또한, 게이트 전극(170)의 측벽으로 스페이서 및 게이트 전극(170)의 상면으로 캡핑층들이 형성될 수 있다. 이러한 게이트 유전막, 스페이서, 및 캡핑층들은 절연층(160)으로 형성될 수 있으며, 게이트 전극과 함께 게이트 구조체를 구성할 수 있다.
도 13은 도 12의 반도체 소자의 정션들에 대한 등가 회로도로서, 이해의 편의를 위해 도 12를 함께 참조하여 설명한다.
도 13을 참조하면, 먼저, PMOS 부분을 살펴보면, 실리사이드층(140)과 p+ 영역(136sd)이 콘택하여 순방향 쇼트키 정션(②, p+SD/metal)을 형성하고, 실리사이드층(140)과 n+ 영역(134b)이 콘택하여 역방향 쇼트키 정션(③, n+/metal)을 형성할 수 있다. 한편, n+ 영역(134b)과 n형 웰(132) 사이에 페르미(Fermi) 레벨 차에 의한 정션(n/n+)이 형성되고, p+ 영역(136sd)과 n형 웰(132) 사이에 이종 반도체 간의 p/n 정션(p+SD/n-active)이 형성될 수 있다. 또한, n형 웰(132)과 기판(120) 사이에도 p/n 정션(p-sub/n-active)이 형성될 수 있다.
한편, NMOS 부분을 보면, 실리사이드층(140)과 n+ 영역(134sd)이 콘택하여 역방향 쇼트키 정션(④, n+/metal)을 형성하며, 실리사이드층(140)과 p+ 영역(136b)이 콘택하여 순방향 쇼트키 정션(⑤, p+/metal)을 형성할 수 있다. 또한, n+ 영역(134sd)과 기판(120) 사이에 p/n 정션(p-sub/n+)이 형성되고, p+ 영역(136b)과 기판(120)에 페르미 레벨 차에 의한 정션(p-sub/p+)이 형성될 수 있다. 한편, p+ 영역(136b)과 n-할로 도핑 영역(138) 사이에 p/n 정션(n-halo/p+)이 형성될 수 있다.
한편, 기판(120)과 고농도 도핑 영역(114) 사이에 페르미 레벨 차에 의한 정션(p+/p-sub)이 형성되고, 고농도 도핑 영역(114)과 하부 전극(112) 사이에 역방향 쇼트키 정션(①, p+/metal)이 형성될 수 있다. 역방향 쇼트키 정션(①, p+/metal)의 경우는 고농도 도핑 영역(114)의 도핑 농도를 조절하여 거의 오믹 콘택이 되도록함으로써, 인가되는 전압의 대부분이 다른 역방향 쇼트키 정션들(③, ④, n+/metal)에 인가되도록 할 수 있다. 예컨대, 기판(120)이 p형 기판인 경우, 기판(120)에 보론(B)을 1E19/cm3 이상으로 주입하여 고농도 도핑 영역(114)을 형성함으로써, 하부 전극(112)과 거의 오믹 콘택으로 접촉할 수 있다.
전계 또는 전류는 굵은 화살표로 도시된 바와 같이 인가될 수 있다. 이와 같이 전계가 인가될 때, 고농도 도핑 영역(114)과 하부 전극(112) 사이에 역방향 쇼트키 정션(①, p+/metal)은 거의 오믹 콘택으로 작용하여 별 문제없고, 다른 역방향 쇼트키 정션들(③, ④, n+/metal)에 대부분의 전압이 인가되어 불순물 이온의 집속에 기여할 수 있다. 한편, PMOS의 순방향 쇼트키 정션(②, p+SD/metal)의 경우, 앞 부분으로 배치되는 head-to-head 구조의 p/n 정션들로 대부분의 전압이 인가되고, 홀 패시베이션(hole passivation) 또는 홀 축적(hole accumualtion)에 따른 쉴딩 효과에 따라 도펀트에 미치는 영향은 거의 무시될 수 있다. NMOS의 순방향 쇼트키 정션(⑤, p+/metal) 경우, 전술한 바와 같이 p+ 영역 (136)의 하부에 n-할로 도핑 영역(138)이 형성되고, 이러한 n-할로 도핑 영역(138)을 통해 전류 패스가 차단됨으로써, 역시 도펀트에 미치는 영향이 무시될 수 있다. 그에 따라, 본 실시예의 전계 인가를 동반한 열처리 공정에서, 순방향 쇼트키 정션들(②, ⑤)에서의 누설 전류 발생은 미미하여 무시될 수 있다.
도 14는 본 발명의 일 실시예들에 따른 CMOS 구조를 기반으로 한 반도체 소자에 대한 단면도이다.
도 14를 참조하면, 전계 인가를 동반한 열처리 공정 후에, 하부 전극(112)과 상부 전극(150)을 제거하고, 후속 반도체 공정들을 진행하여 반도체 소자를 구현할 수 있다. 예컨대, PMOS와 NMOS를 구비한 CMOS 구조를 기반으로 한 반도체 소자, 예컨대 로직 소자를 구현할 수 있다.
한편, 상부 전극(150)은 Ti/TiN 및 W 메탈층 구조로 형성될 수 있고, 그러한 구조로 형성되는 경우에는 상부 전극(150) 전체가 제거되지는 않을 수 있다. 예컨대, 상부 전극(150)에 대하여 서로 간의 연결을 끊는 노드 분리 공정만이 진행됨으로써, 상부 전극(150)은 불순물 영역들에 실리사이드층(140)을 통해 전기적으로 연결되는 메탈 전극들(150a)로 사용할 수 있다. 노드 분리 공정은 CMP 공정을 통해 진행되거나 또는 별도의 리소그라피 공정을 통해 진행될 수 있다.
하부 전극(112)의 경우도 제거되지 않고 유지될 수도 있다. 하부 전극(112)이 유지되는 경우에는 상부로 절연 물질의 패시베이션층이 형성될 수 있다.
도 14는 기본적으로 2차원 평면형의 CMOS 구조를 도시하고 있는데, 본 실시예의 반도체 소자가 평면형의 CMOS 구조에 한정되는 것은 아니다. 예컨대, 본 실시예의 반도체 소자는 핀(fin)형 CMOS 구조와 같은 3차원 CMOS 구조를 포함할 수 있다. 좀더 구체적으로, 본 실시예의 반도체 소자가 핀형 CMOS 구조로 형성되는 경우, 불순물 영역, 즉 활성 영역층들이 기판으로부터 돌출된 핀 구조로 형성되고, 그러한 핀 구조의 상면과 측면을 게이트 구조체가 덮은 구조를 가질 수 있다. 또한, 전계 인가를 동반한 열처리를 수행하기 위하여, 핀형 CMOS 구조의 반도체 소자는 기판 하부 부분에 고농도 도핑 영역이 형성되고, NMOS의 순방향 쇼트키 정션을 이루는 p+ 영역의 하부에 n-할로 도핑 영역이 형성될 수 있다. 물론, 활성 영역층과 메탈 전극과 사이에는 메탈 실리사이드층이 형성되고, 활성 영역층과 메탈 실리사이드층의 계면에 불순물 이온이 집속되어 콘택 저항이 감소할 수 있다.
도 15a 내지 도 15d는 본 발명의 일 실시예들에 따른 DRAM 소자를 포함한 반도체 소자에 대한 평면도 및 단면도들로서, 도 15b, 도 15c, 및 도 15d는 각각 도 15a의 I-I', Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ' 부분을 절단하여 보여주는 단면도들이다.
도 15a 내지 도 15d를 참조하면, 본 실시예에 따른 반도체 소자(200)는 복수의 활성 영역층(216, ACT)을 포함할 수 있다. 활성 영역층(216)은 기판(210) 상에 형성된 소자 분리막(214)을 통해 정의될 수 있다. 반도체 소자의 디자인 룰의 감소에 따라, 도시된 바와 같이 활성 영역층(216)은 사선(diagonal line or oblique line)의 바(bar) 형태로 배치될 수 있다. 활성 영역층(216) 상에, 활성 영역층(216)을 가로질러 제2 방향(x 방향)으로 상호 평행하게 연장하는 복수의 워드 라인 또는 게이트 라인(224, WL: Word Line)이 배치될 수 있다. 워드 라인(224) 상에는 워드 라인(224)과 직교하는 제1 방향(y 방향)으로 상호 평행하게 연장하는 복수의 비트 라인(245, BL: Bit Line )이 배치될 수 있다.
기판(210)은 p형 또는 n형 기판일 수 있고, 도 2에 대한 설명 부분에서 기판에 대해 설명한 바와 같다. 소자 분리막(214)은 하나의 절연막으로 형성될 수도 고, 외부 절연막(214A) 및 내부 절연막(214B)을 포함할 수도 있다. 활성 영역층(216)은 소자 분리막(214) 사이에 배치되고 상부 부분에 고농도 도핑 영역들이 형성될 수 있다. 예컨대, 활성 영역층(216)의 상부 부분에 소스 영역(216S) 및 드레인 영역(216D)이 형성될 수 있다.
고농도 도핑 영역(214)이 기판(210) 하부 부분에 형성될 수 있다. 고농도 도핑 영역(214)은 전계 인가를 동반한 열처리 공정에서 오믹 콘택을 제공하기 위하여 형성될 수 있다. 이러한 고농도 도핑 영역(214)은 기판(210)의 도전형에 따라 적절한 불순물 이온이 주입되어 형성될 수 있다.
워드 라인(224)은 매몰 구조로 형성되고, 상면은 기판(210)의 상면보다 낮을 수 있다. 워드 라인(224)의 저면은 도 15c에 도시된 바와 같이 요철 형상을 가지며, 활성 영역(216)에는 새들 핀 구조의 트랜지스터(saddle FINFET)가 형성될 수 있다. 일부 실시예들에서, 워드 라인(224)은 Ti, TiN, Ta, TaN, W, WN, TiSiN, 또는 WSiN 중에서 선택되는 적어도 하나의 물질로 형성될 수 있다.
게이트 유전막(222)은 워드 라인(224)과 활성 영역층(216) 사이에 배치되며, 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, ONO(oxide/nitride/oxide), 또는 실리콘 산화막보다 높은 유전 상수를 가지는 고유전막(high-k dielectric film) 중에서 선택되는 적어도 하나의 물질로 형성될 수 있다. 예컨대, 게이트 유전막(122)은 약 10 내지 25의 유전 상수를 가질 수 있다.
매몰 절연막(226)은 워드 라인(224) 상부로 형성되고, 상면은 기판(210)의 상면과 대략 동일 레벨을 가질 수 있다. 매몰 절연막(226)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 또는 이들의 조합으로 형성될 수 있다.
층간 절연막 패턴(130)은 기판 상(210) 상에 형성되고 실리콘 산화막(132)과 실리콘 질화막(134)을 포함할 수 있다. 경우에 따라, 층간절연막 패턴(130)은 실리콘 산화물의 단일층으로 형성될 수도 있다. 예컨대, 층간절연막 패턴(130)은 TEOS (tetraethylorthosilicate), HDP (high density plasma), 또는 BPSG (boro-phospho silicate glass)로 형성될 수 있다.
한편, 본 실시예에 따른 반도체 소자(200)는 활성 영역층(216) 상에 형성된 다양한 콘택 배열들, 예컨대, 다이렉트 콘택(135, DC: Direct Contact), 매몰 콘택(180, BC: Buried Contact), 및 랜딩 패드(290a, LP:Landing Pad) 등을 포함할 수 있다. 여기서, 다이렉트 콘택(235)은 활성 영역층(216)을 비트 라인에 연결시키는 콘택을 의미하고, 매몰 콘택(280)은 활성 영역층(216)을 커패시터의 하부전극(미도시)에 연결시키는 콘택을 의미할 수 있다.
다이렉트 콘택(235)은 활성 영역층(216)의 소스 영역(216S)으로 콘택하고, 하부 부분이 스페이서에 의해 둘러싸일 수 있다. 스페이서는 소자 분리막(214)과 다른 재질로 형성될 수 있다.
비트 라인 구조체(240)는 층간절연막 패턴(230) 및 다이렉트 콘택(235) 상에 제2 방향(x 방향)으로 상호 평행하게 연장되도록 형성될 수 있다. 비트 라인 구조체(240) 각각은 비트 라인(245)과 비트 라인(245)의 상면을 덮는 절연 캡핑 라인(248)을 포함할 수 있다. 이러한 비트 라인(245)은 다이렉트 콘택(235)과 전기적으로 연결될 수 있다.
일부 실시예들에서, 비트 라인(245)은 불순물이 도핑된 반도체, 금속, 금속 질화물, 또는 금속 실리사이드 중에서 선택되는 적어도 하나의 물질로 형성될 수 있다. 비트 라인(245)은 하나의 층으로 형성될 수도 있지만, 도시된 바와 같이 다중막으로 형성될 수도 있다. 예컨대, 비트 라인(245)은 도핑된 폴리실리콘(242), 텅스텐 질화물(244), 및 텅스텐(246)이 순차적으로 적층된 적층 구조를 가질 수 있다.
다중막 스페이서(250)는 비트 라인 구조체(240)의 측벽을 감싸는 구조로 형성될 수 있고, 절연 라이너(252), 제1 스페이서(254) 그리고 제2 스페이서(256)를 포함할 수 있다. 다중막 스페이서(250)의 일부의 층은 생략될 수도 있다. 또한, 다중막 스페이서(250)는 에어(air) 스페이서를 포함할 수도 있다.
매몰 콘택(280)은 다중막 스페이서(150) 사이에 형성되며, 하부 면이 활성 영역층(216)의 드레인 영역(216D)과 콘택할 수 있다. 매몰 콘택(280)은 폴리실리콘으로 형성될 수 있다. 여기서, 폴리실리콘은 불순물로 도핑된 폴리실리콘일 수 있다. 매몰 콘택(280)은 Ti/TiN 적층 구조로 형성된 배리어막(미도시)을 포함할 수 있다. 한편, 매몰 콘택(280)의 상부에 메탈 실리사이드층(285)이 형성될 수 있다. 메탈 실리사이드층(285)은 예컨대, 코발트실리사이드(CoSix)층일 수 있다. 그러나 메탈 실리사이드층(285)이 코발트실리사이드층에 한정되는 것은 아니다.
한편, 일반적으로 배치 구조상 매몰 콘택(280)과 활성 영역층(216)의 접촉 면적이 매우 적을 수 있다. 그에 따라, 활성 영역층(216)과 접촉 면적 확대와 함께 커패시터의 하부전극(미도시)과의 접촉 면적 확대를 위해 도전성의 랜딩 패드(290a)가 도입될 수 있다. 랜딩 패드(290a)는 활성 영역층(216)과 매몰 콘택(280) 사이에 배치될 수도 있고, 매몰 콘택(280)과 커패시터의 하부전극 사이에 배치될 수도 있다. 본 실시예에서, 랜딩 패드(290a)는 매몰 콘택(280)과 커패시터의 하부전극 사이에 배치될 수도 있다. 좀더 구체적으로, 랜딩 패드(290a)는 메탈 실리사이드층(285) 상에 형성될 수 있다. 이와 같이 랜딩 패드(290a) 도입을 통해 접촉 면적 확대함으로써, 활성 영역층(216)과 커패시터 하부 전극 사이의 콘택 저항을 감소시킬 수 있다.
랜딩 패드(290a)는 배리어막(미도시)과 상기 배리어막 상의 메탈층을 포함할 수 있다. 일부 실시예에서 상기 배리어막은 앞서 언급한 바와 같이 Ti/TiN 적층 구조로 형성될 수 있다. 또한, 일부 실시예에서 상기 메탈층은 텅스텐으로 형성될 수 있다.
여기서, 270은 메몰 콘택(280)의 제1 방향(y 방향) 양 측면을 둘러싸는 펜스로서, 산화물 또는 질화물 재질의 절연물로 형성될 수 있다. 또한, 275는 랜딩 패드(290a)를 덮는 캡핑 절연막으로서, 이러한 캡핑 절연막을 관통하여 랜딩 패드(290a)에 전기적으로 연결되는 커패시터(미도시)가 형성될 수 있다.
본 실시예의 반도체 소자(200)에서, 다이렉트 콘택(235)은 활성 영역층(216)의 중앙 부분으로 배치될 수 있고, 매몰 콘택(280)은 활성 영역층(216)의 양 끝단 부분으로 배치될 수 있다. 매몰 콘택(280)이 활성 영역층(216)의 양 끝단 부분으로 배치됨에 따라, 랜딩 패드(290a)는 활성 영역층(216)의 양 끝단에 인접하여 매몰 콘택(280)과 일부 오버랩되도록 배치될 수 있다.
한편, 워드 라인(224)은 반도체 소자(200)의 기판(210) 내에 매몰된 구조로 형성되고, 다이렉트 콘택(235)과 매몰 콘택(280) 사이의 활성 영역층(216)을 가로질러 배치될 수 있다. 도시된 바와 같이 2개의 워드 라인(224)이 하나의 활성 영역층(216)을 가로지르도록 배치되며, 활성 영역층(216)이 사선 형태로 배치됨으로써, 워드 라인(224)과 90°미만의 소정 각도를 가질 수 있다.
다이렉트 콘택(235) 및 매몰 콘택(280)은 대칭적으로 배치되며, 그에 따라 x축 및 y축을 따라 일 직선상에 배치될 수 있다. 한편, 랜딩 패드(290a)는 다이렉트 콘택(235) 및 매몰 콘택(280)과 달리 비트 라인(245)이 연장하는 제1 방향(y 방향)으로 지그재그 형태(L1)로 배치될 수 있다.
본 실시예의 반도체 소자(200)는 예컨대, DRAM 소자를 포함할 수 있다. 또한, 본 실시예의 반도체 소자(200)는 기판(210) 하부 부분에 고농도 도핑 영역(214)이 형성되고, 매몰 콘택(280) 상에 메탈 실리사이드층(285)이 형성될 수 있다. 매몰 콘택(280)은 예컨대 폴리실리콘으로 형성될 수 있다. 본 실시예의 반도체 소자(200)는 전계 인가를 동반한 열처리 공정을 통해 매몰 콘택(280)과 메탈 실리사이드층(280)의 계면에 불순물 이온이 집속됨으로써, 매몰 콘택(280)과 메탈 실리사이드층(285)의 콘택 저항이 감소하고, 그에 따라, 드레인 영역(216D)과 커패시터 간의 저항 감소에 기여할 수 있다.
도 16a 및 16b는 본 발명의 일 실시예들에 따른 DRAM 소자에서의 효과를 보여주는 개념도들이다.
도 16a 및 도 16b를 참조하면, 반도체층(280)은 예컨대, DRAM 소자에서 매몰 콘택을 구성하며, 폴리실리콘으로 형성될 수 있다. 반도체층(280) 상에는 메탈 실리사이드층(285)이 형성되며, 예컨대 코발트실리사이드층일 수 있다. 도시된 바와 같이 반도체층(280)에는 제1 그레인 바운더리(Bg1)가 존재하고 메탈 실리사이드층(285)에는 제2 그레인 바운더리(Bg2)가 존재할 수 있다.
이와 같이 반도체층(280) 상에 메탈 실리사이드층(285)이 형성된 구조에서 도 16a와 같이 전계 인가 없이 열처리를 수행하는 경우에 불순물 이온(Ion)이 제1 그레인 바운더리(Bg1)를 통해 누설되고 그에 따라, 제1 그레인 바운더리(Bg1)가 존재하는 반도체층(280)과 메탈 실리사이드층(285)의 계면에는 불순물 이온이 집속될 수 없고 그에 따라 콘택 저항이 증가할 수 있다.
그러나 도 16b와 같이 전계 인가를 동반하여 열처리를 수행하는 경우에는 제1 그레인 바운더리(Bg1)를 통해 누설되는 불순물 이온(Ion)의 양이 매우 적고 대부분의 불순물 이온(Ion)이 반도체층(280)과 메탈 실리사이드층(285)의 계면으로 집속될 수 있다. 따라서, 반도체층(280)과 메탈 실리사이드층(285)의 계면에서의 콘택 저항 감소에 기여할 수 있다.
도 17a 및 17b는 본 발명의 일 실시예에 따른 SADS 기술의 원리를 설명하기 위한 단면도들이다.
도 17a 및 도 17b를 참조하면, SADS(Silicide as Dopant Source) 기술은 먼저 활성 영역층(130) 상에 메탈 실리사이드층(140)을 형성한 후, 열처리(H)를 통해 메탈 실리사이드층(140) 내의 도펀트를 활성 영역층(130)으로 공급하는 기술을 의미할 수 있다. SADS 기술은 또한 이온 주입 공정과 함께 수행될 수도 있다. 이러한 SADS 기술은 활성 영역층(130)과 메탈 실리사이드층(140)의 계면에 불순물 이온을 집속하여 얇은 정션을 형성하게 함으로써, 콘택 저항 감소에 기여할 수 있다.
본 실시예의 전계 인가를 동반한 열처리 공정은 상기 SADS 기술과 병행될 수 있다. 즉, 본 실시예의 전계 인가를 동반한 열처리 공정은 메탈 실리사이드층(140) 형성 후, 열처리, 이온 주입, 그리고 전계 인가를 수행할 수 있다. 그에 따라, 활성 영역층(130)과 메탈 실리사이드층(140)의 계면으로 불순물 이온의 집속과 안정적인 활성화를 진행될 수 있다. 불순물 이온의 집속과 안정적인 활성화는 활성 영역층(130)과 메탈 실리사이드층(140)의 계면의 콘택 저항 감소에 기여할 수 있음은 전술한 바와 같다.
도 18은 본 발명의 일 실시예에 따른 반도체 소자 제조장치에 대한 개략도이고, 도 19는 도 18의 반도체 소자 제조장치에서의 온도, 및 전압 인가에 대한 그래프이다.
도 18 및 도 19를 참조하면, 본 실시예의 반도체 소자 제조장치(1000)는 열처리 챔버(1100), 지지대(1200), 온도 전압 콘트롤러(1300), 열원(1400), 전원(1500), 리드 프로브(1600), 및 온도 센서(1700)를 포함할 수 있다.
열처리 챔버(1100)는 일반적인 열처리 챔버의 구조와 유사할 수 있다. 그러나 전계 인가를 위해 몇 가지 구성 요소들이 내부로 더 배치될 수 있다. 한편, 여기서, 열처리 챔버(1100)는 내부를 외부와 밀폐하는 외부 장벽을 의미할 수 있다. 그러나 경우에 따라, 열처리 챔버(1100)는 외부 장벽을 포함한 내부 구성요소들 모두 포함하는 개념으로 사용될 수 있음은 물론이다.
지지대(1200)에는 전계 인가를 동반한 열처리의 대상이 되는 웨이퍼(100)가 배치되어 지지될 수 있다. 그에 따라, 지지대(1200)의 면적은 웨이퍼(100)의 면적보다 클 수 있다. 물론, 지지대(1200)의 면적이 웨이퍼(100)의 면적보다 작은 경우를 전적으로 배제하는 것은 아니다. 지지대(1200)는 열전도도가 낮고 내열성이 좋을 금속으로 제작되거나 그러한 금속으로 코팅된 구조를 가질 수 있다. 예컨대, 지지대(1200)는 니켈크롬(NiCr) 금속으로 제작되거나 코팅된 구조를 가질 수 있다.
온도 전압 콘트롤러(1300)는 웨이퍼(100)로 인가되는 열의 온도와 전압을 조절한다. 예컨대, 도 19에 도시된 바와 같이, 열의 경우 사다리꼴 형태의 온도 그래프(T)와 같이 인가되도록 조절하며, 전압은 펄스파 형태의 전압 그래프(V)와 같이 인가되도록 조절할 수 있다. 물론, 인가되는 온도와 전압의 그래프가 도 19의 그래프에 한정되는 것은 아니다. 예컨대, 전압의 경우, 구형파(square wave) 형태로 고정 전압이 소정 시간 동안 인가되도록 조절될 수도 있다. 즉, 온도가 일정하게 유지되는 구간에서 전압도 일정하게 유지되면서 인가될 수 있다.
열원(1400)은 웨이퍼(100) 상부 부분으로 배치되며, 다수의 램프를 포함할 수 있다. 이러한 열원(1400)을 통한 열의 인가는 온도 전압 콘트롤러(1300)에 의해 조절될 수 있다. 인가되는 열의 온도 조절을 위해 온도 센서(1700)가 웨이퍼(100) 하부에 배치될 수 있다. 좀더 구체적으로, 온도 센서(1700)가 웨이퍼(100)에 인접한 부분의 온도를 검출하고, 그러한 온도 정보를 온도 전압 콘트롤러(1300)로 전달하며, 온도 전압 콘트롤러(1300)는 전달받은 온도 정보를 기반으로 램프의 온/오프를 조절함으로써, 웨이퍼(100)로 인가되는 열의 온도를 조절할 수 있다. 검출된 온도 정보를 온도 전압 콘트롤러(1300)로 전달하기 위하여 온도 센서(1700)와 온도 전압 콘트롤러(1300)는 전기적으로 연결될 수 있다.
도 18에서 온도 센서(1700)가 지지대(1200)를 관통하는 구조로 배치되고 있지만 온도 센서(1700)가 그러한 구조에 한정되는 것은 아니다. 예컨대, 온도 센서(1700)는 지지대(1200) 상면에 나란하게 배치되고, 온도 센서(1700)의 배선만이 지지대의 측면을 경유하여 온도 전압 콘트롤러(1300)에 연결되는 구조로 형성될 수 있다.
전원(1500)은 리드 프로브(1600)를 통해 전압을 웨이퍼(100)로 인가할 수 있다. 전원(1500)에 의한 전압 인가는 온도 전압 콘트롤러(1300)에 의해 조절될 수 있다. 그에 따라, 전원(1500)은 온도 전압 콘트롤러(1300)에 전기적으로 연결될 수 있다.
리드 프로브(1600)는 상면 리드 프로브(1610) 및 하면 리드 프로브(1630)를 포함할 수 있다. 상면 리드 프로브(1610)를 통해 전원(1500)의 (+) 단자로 연결되고, 하면 리드 프로브(1630)는 그라운드로 연결될 수 있다. 도 18에서, 상면 리드 프로브(1610) 및 하면 리드 프로브(1630)가 지지대(1200)를 관통하는 구조로 배치되고 있지만, 상면 리드 프로브(1610) 및 하면 리드 프로브(1630)의 구조가 그러한 구조에 한정되는 것은 아니다. 예컨대, 지지대(1200)를 관통하지 않고 지지대(1200)의 측면을 경유하는 구조를 가질 수도 있다.
한편, 상면 리드 프로브(1610) 및 하면 리드 프로브(1630)와의 콘택을 위해 웨이퍼(100)의 상면과 하면에는 하부 전극(112)과 상부 전극(150)이 형성될 수 있다. 한편, 도 2 등의 전계 인가 방향과 일치하도록 하부 전극(112)이 웨이퍼(100)의 상부에 형성되고 상부 전극(150)이 웨이퍼(100)의 하부에 형성됨을 확인할 수 있다.
상면 리드 프로브(1610) 및 하면 리드 프로브(1630)는 내열성이 우수하고 열전도도가 낮은 금속, 예컨대, NiCr로 형성될 수 있다. 또한, 상면 리드 프로브(1610) 및 하면 리드 프로브(1630)는 웨이퍼(100)의 하부 전극(112) 및 상부 전극(150)에 용이하게 접촉할 수 있는 구조로 형성될 수 있다. 한편, 상면 리드 프로브(1610)는 열원(1400)과 웨이퍼(100) 사이에 배치되므로, 열원(1400)으로부터의 열의 차단을 최소화하는 구조로 형성될 수 있다. 예컨대, 상면 리드 프로브(1610)는 핀-형의 프로브 형태를 가질 수 있다.
지금까지, 본 발명을 도면에 도시된 실시예를 참고로 설명하였으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100, 100a, 100b: 반도체 소자, 110: 오믹 콘택층, 112: 하부 전극, 114: 고농도 도핑 영역, 120, 210: 기판, 130: 실리콘층, 활성 영역층 또는 반도체층, 130a: 비공핍 영역, 130b: 공핍 영역, 140, 285: 메탈 실리사이드층, 150: 상부 전극, 160: 절연층, 170: 게이트 전극, 214: 소자 분리막, 216: 활성 영역, 222: 게이트 유전막, 224: 워드 라인, 226:매몰 절연막, 230; 증간절연막 패턴, 235: 다이렉트 콘택, 240: 비트 라인 구조체, 245: 비트 라인, 248: 절연 캡핑 라인, 250: 다중막 스페이서, 252: 절연 라이너, 254: 제1 스페이서, 256: 제2 스페이서, 270: 펜스, 278: 캡핑 절연막, 280: 매몰 콘택, 190a: 랜딩 패드, 1000: 반도체 소자 제조장치, 1100: 열처리 챔버, 1200: 지지대, 1300: 온도 전압 콘트롤러, 1400: 열원, 1500: 전원, 1600: 리드 프로브, 1700: 온도 센서

Claims (20)

  1. 기판;
    상기 기판의 상부 부분에 형성된 상부 불순물 영역들;
    상기 상부 불순물 영역들에 전기적으로 연결되는 메탈 전극들;
    상기 상부 불순물 영역들과 메탈 전극들 사이에 형성된 메탈 실리사이드층; 및
    상기 기판의 하부 부분에 형성된 하부 불순물 영역;을 포함하는 반도체 소자.
  2. 제1 항에 있어서,
    상기 기판은 p형 기판이고,
    상기 상부 불순물 영역들은 NMOS 불순물 영역들을 포함하며,
    상기 NMOS 불순물 영역들 중 p형-고농도(p+) 영역의 하부에 n형-할로(halo) 도핑 영역이 형성된 것을 특징으로 하는 반도체 소자.
  3. 제1 항에 있어서,
    상기 기판은 p형 기판이고,
    상기 상부 불순물 영역들은 PMOS 불순물 영역과 NMOS 불순물 영역을 포함하며,
    상기 PMOS 불순물 영역은 상기 기판 내의 n형 웰과 상기 n형 웰 내의 n형-고농도(n+) 영역과 p형-고농도 영역을 포함하며,
    상기 NMOS 불순물 영역은 상기 기판 내의 n형-고농도 영역 및 p형-고농도 영역을 포함하며,
    상기 NMOS 불순물 영역 중 상기 p형-고농도 영역의 하부에 n형-할로 도핑 영역이 형성되며,
    상기 하부 불순물 영역은 p형-고농도 영역인 것을 특징으로 하는 반도체 소자.
  4. 제1 항에 있어서,
    상기 반도체 소자는 DRAM 소자이고,
    상기 상부 불순물 영역들 상에 GBC(Global Buried Contact)가 형성되며,
    상기 메탈 실리사이드층은 상기 GBC와 상기 메탈 전극 사이의 경계층을 이루는 것을 특징으로 하는 반도체 소자.
  5. 제1 항에 있어서,
    상기 반도체 소자는 로직 소자이고,
    상기 상부 불순물 영역들은 소스/드레인 영역 및 바디 영역을 포함하고,
    상기 메탈 실리사이드층은 소스/드레인 영역과 상기 메탈 전극들 사이, 그리고 바디 영역과 상기 메탈 전극들 사이의 경계층을 이루는 것을 특징으로 하는 반도체 소자.
  6. 활성 영역층 상에 메탈층을 형성하는 단계; 및
    제1 열처리를 통해 메탈 실리사이드층을 형성하는 단계;를 포함하고,
    전계(field) 인가를 통해 상기 활성 영역층과 메탈 실리사이드층의 계면에 불순물 이온을 집속시키는 것을 특징으로 하는 반도체 소자 제조방법.
  7. 제6 항에 있어서,
    상기 전계 인가는 상기 메탈 실리사이드층을 형성하는 단계에서 상기 제1 열처리와 함께 수행하거나, 또는 상기 메탈 실리사이드층을 형성하는 단계 이후에, 제2 열처리와 함께 수행하는 것을 특징으로 하는 반도체 소자 제조방법.
  8. 제6 항에 있어서,
    상기 활성 영역층과 메탈층은 쇼트키(Schottky) 정션을 이루고,
    상기 전계 인가에 의해 상기 정션에 10V 이하의 전압이 인가되는 것을 특징으로 하는 반도체 소자 제조방법.
  9. 제6 항에 있어서,
    상기 전계 인가는 상기 메탈 실리사이드층을 형성하는 단계에서 상기 제1 열처리와 함께 수행하거나 또는 상기 메탈 실리사이드층을 형성하는 단계 이후에 제2 열처리와 함께 수행하며,
    상기 제1 열처리 또는 제2 열처리는 150 ~ 1100℃의 온도 범위에서 수행하는 것을 특징으로 하는 반도체 소자 제조방법.
  10. 제6 항에 있어서,
    상기 메탈층을 형성하는 단계 전에, 상기 메탈 실리사이드층을 형성하는 단계에서, 또는 상기 메탈 실리사이드층을 형성하는 단계 이후에 상기 활성 영역층에 불순물 이온을 주입하는 것을 특징으로 하는 반도체 소자 제조방법.
  11. 제6 항에 있어서,
    상기 메탈 실리사이드층을 형성하는 단계 이후에, 불순물 이온 주입 및 제2 열처리를 통해 상기 계면에 상기 불순물 이온이 집속하는 것을 특징으로 하는 반도체 소자 제조방법.
  12. 제6 항에 있어서,
    상기 반도체 소자는 DRAM 소자이고,
    상기 메탈층을 형성하는 단계에서, 상기 메탈층은 상기 활성 영역층 상부의 폴리실리콘층 상에 형성하며,
    상기 메탈 실리사이드층을 형성하는 단계 이후에,
    상기 폴리실리콘층에 불순물 이온을 주입하는 단계를 포함하고,
    상기 전계 인가는 상기 불순물 이온을 주입하는 단계에서, 또는 상기 불순물 이온을 주입하는 단계 이후에 제2 열처리와 함께 수행하는 것을 특징으로 하는 반도체 소자 제조방법.
  13. 제6 항에 있어서,
    상기 반도체 소자는 CMOS를 구비한 로직 소자이고,
    상기 메탈층을 형성하는 단계 이전에,
    상기 활성 영역층에 불순물 이온을 주입하는 단계를 포함하고,
    상기 전계 인가는 상기 메탈 실리사이드층을 형성하는 단계에서 상기 제1 열처리와 함께 수행하거나 또는 상기 메탈 실리사이드층을 형성하는 단계 이후에 제2 열처리와 함께 수행하는 것을 특징으로 하는 반도체 소자 제조방법.
  14. 기판 상부 부분에 활성 영역층 및 메탈층을 형성하는 단계;
    상기 기판 결과물 전면을 덮는 전계 인가용 상부 전극을 형성하는 단계;
    상기 기판과 오믹 콘택을 이루도록 상기 기판 하면 상에 하부 전극을 형성하는 단계; 및
    상기 상부 전극과 하부 전극을 통해 전계를 인가하면서 열처리를 수행하는 단계;를 포함하는 반도체 소자 제조방법.
  15. 제14 항에 있어서,
    상기 활성 영역층 및 메탈층을 형성하는 단계에서,
    상기 활성 영역층 상에 폴리실리콘층을 형성하고 상기 폴리실리콘층 상에 상기 메탈층을 형성하며,
    상기 상부 전극을 형성하는 단계 전에,
    제1 열처리를 통해 메탈 실리사이드층을 형성하는 단계를 포함하며,
    상기 메탈층을 형성하기 전에 또는 상기 메탈 실리사이드층 형성 이후에 상기 폴리실리콘층에 불순물 이온을 주입하고,
    상기 열처리하는 단계에서 상기 불순물 이온을 상기 폴리실리콘층과 메탈 실리사이드층 사이의 계면으로 집속시키는 것을 특징으로 하는 반도체 소자 제조방법.
  16. 제14 항에 있어서,
    상기 활성 영역층 및 메탈층을 형성하는 단계에서,
    상기 메탈층 형성 전에 상기 활성 영역층에 불순물 이온을 주입하고,
    상기 열처리 단계에서, 메탈 실리사이드층을 형성하고 상기 불순물 이온을 상기 소스/드레인 영역과 메탈 실리사이드층 사이의 계면으로 집속시키는 것을 특징으로 하는 반도체 소자 제조방법.
  17. 제16 항에 있어서,
    상기 활성 영역층 및 메탈층을 형성하는 단계는,
    상기 기판 상에 바디 영역 및 상기 바디 영역의 하부에 할로 도핑 영역을 형성하는 것을 포함하고,
    상기 하부 전극을 형성하는 단계는,
    상기 기판의 하부 부분에 고농도 영역을 형성하는 것을 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
  18. 웨이퍼를 지지하는 지지대;
    상기 웨이퍼에 열과 전압의 인가를 조절하는 온도 전압 콘트롤러;
    상기 웨이퍼 상부로 배치되고 상기 온도 전압 콘트롤러의 조절에 의해 상기 웨이퍼로 열을 인가하는 열원;
    상기 온도 전압 콘트롤러의 조절에 의해 상기 웨이퍼로 전원을 인가하는 전원;
    상기 전원에 연결되고, 상기 웨이퍼의 상면에 콘택하는 상면 리드 프로브; 및
    그라운드에 연결되고, 상기 웨이퍼의 하면에 콘택하는 하면 리드 프로브;를 포함하는 반도체 소자 제조장치.
  19. 제18 항에 있어서,
    상기 웨이퍼는 상면에 하부 전극이 형성되고, 하면에 상부 전극이 형성되며,
    상기 상면 리드 프로브가 상기 하부 전극에 콘택하고, 상기 하면 리드 프로브가 상기 상부 전극에 콘택하는 것을 특징으로 하는 반도체 소자 제조장치.
  20. 제18 항에 있어서,
    상기 웨이퍼의 하면에는 온도 센서가 배치되고,
    상기 온도 전압 콘트롤러는 상기 온도 센서로부터의 온도 정보를 기반으로 상기 열원의 온도를 조절하는 것을 특징으로 하는 반도체 소자 제조장치.
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