KR101354660B1 - 스트레인드 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

스트레인드 영역을 가진 반도체 소자 및 그 제조 방법이 설명된다. 본 발명의 일 실시예에 의한 반도체 소자의 제조 방법은 반도체 기판의 제1 위치에 제1 도전형의 제1 고농도 도핑 영역이 형성되고 제1 상면 어닐링이 수행된다. 제1 상면 어닐링이 수행된 다음, 기판의 제2 위치에 제2 도전형의 제2 고농도 도핑 영역이 형성된다. 제2 고농도 도핑 영역이 형성된 다음, 제2 상면 어닐링이 수행된다.
스트레인드, 스트레스, 이동도

Description

스트레인드 반도체 소자 및 그 제조 방법{Strained semiconductor device and method of making the same}
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 특히 반도체 소자의 성능을 개선하기 위하여 트랜지스터에서의 스트레스가 조절된 반도체 소자의 제조 방법에 관한 것이다.
반도체 소자들은 컴퓨터, 휴대폰 등을 비롯한 많은 전자 제품에 널리 사용된다. 이러한 반도체들의 기술적 과제 또는 반도체를 제조하는 회사들의 목표 중 하나는 지속적인 크기 축소와 각 소자들의 속도 향상이라 할 수 있다. 크기가 작은 소자는 각 구성 요소들이 작기 때문에 물리적인 거리가 가까우므로 고속으로 동작할 수 있다. 반도체 소자의 속도를 향상시키기 위하여 구리처럼 전도성이 높은 물질이 알루미늄처럼 전도성이 낮은 물질을 대체하고 있다. 부가하여, 전자나 정공 같은 반도체 캐리어의 이동도를 증가시키는 것이 연구되고 있다.
트랜지스터의 성능을 개량하기 위한 기술 중 하나는 전하-캐리어 채널 영역 주위의 반도체 결정 격자에 스트레인(strain: 잡아 늘이는 힘)을 주는 것이다. 스트레인드(strained: 잡아 늘이는 힘을 받은) 실리콘 기판 상에 형성된 트랜지스터 는 통상적인 기판을 사용하여 제조되었을 때보다 더 높은 전하-캐리어 이동도를 가진다. 이러한 스트레인드 실리콘 기판 기술 중 하나는 게르마늄 또는 실리콘 게르마늄 층을 제공하는 것이다. 얇은 실리콘층이 게르마늄이 포함된 층 위로 성장될 수 있다. 이렇게 되면, 게르마늄의 결정 격자가 실리콘의 결정 격자보다 크기 때문에 게르마늄이 포함된 층에서는 인접한 실리콘 층과 결정 격자가 불일치되는 스트레스가 발생된다. 이후, 스트레인드 채널을 가진 트랜지스터가 스트레인드 실리콘층 상에 형성될 수 있다.
트랜지스터 위에서 스트레스를 발생시키는 층에 대한 다른 기술로, 다양한 스트레스 층이 캐리어의 이동도와 반도체 소자의 성능 향상에 이용될 수 있다. 예를 들어, 스트레스는 컨택 식각 정지층, 단일층, 이중층, 스트레스 기억/전달층, 그리고 STI 라이너 등으로 제공될 수 있다. 이러한 기술들의 대부분은 질화막을 사용하여 인장 및 압축력을 제공하지만, HDP 산화막과 같은 다른 물질이 사용될 수도 있다.
트랜지스터에 스트레인을 발생시키는 또 다른 방법으로 수정된 STI 영역에 관한 기술이 있다. 한 방법은 절연물로 STI의 리세스 영역를 채우기 전에 스트레스를 발생시키는 물질로 STI 리세스 영역의 라이닝을 포함하는 것이다. 스트레스를 발생시키는 물질은, 후에 인접한 반도체 상으로 스트레스를 전달할 수 있다.
CMOS 트랜지스터 기술에서, N-채널과 P-채널 트랜지스터는 캐리어 이동도를 효과적으로 증가시키기 위하여 스트레스 극성이 반대인 스트레스 라이너를 요구한다. 캐리어 이동도를 증가시키기 위하여, N-채널 트랜지스터는 인장 스트레스 라이 너를 필요로 하고, P-채널 트랜지스터는 압축 스트레스 라이너를 필요로 한다. 두 형태의 트랜지스터에서, 각기 다른 종류의 스트레스가 요구되기 때문에, 각 트랜지스터들은 자신이 필요로 하지 않는 극성의 스트레스를 발생시키기 위한 공정의 부담을 버텨내야만 한다. 일부 공정에서는 어닐링하기 전에 N-채널과 P-채널의 소스/드레인 이온 주입 과정 후에 전면적인 SMT(스트레스 기억 기술: Stress Memory Technology)층이 증착되기도 한다. 이 기술은 N-채널 트랜지스터만이 스트레스 하에 있도록, 어닐링 전에 P-채널 트랜지스터의 SMT층을 식각하여 제거하는 것이다.
이 기술의 단점은 SMT층을 식각하여 제거할 영역을 정의하기 위한 추가적인 마스크를 필요로 한다는 것이다.
본 발명이 해결하고자 하는 과제는, 단순화한 공정을 이용하여 압축 및 인장 스트레스를 발생시킨 스트레인드 반도체 소자를 제공함에 있다.
본 발명이 해결하고자 하는 다른 과제는, 단순화한 공정을 이용하여 압축 및 인장 스트레스를 발생시키는 반도체 소자의 제조 방법을 제공함에 있다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위한 본 발명의 제일 실시예에 의한 반도체 소자의 제조 방법은, 반도체 기판을 준비하고, 반도체 기판의 제1 위치에 제1 게이트를 형성하고 및 반도체 기판의 제2 위치에 제2 게이트를 형성하고, 제1 도전형의 소스/드레인 영역을 제1 게이트와 인접하게 형성하고, 제1 상면 어닐링을 수행하고, 제1 도전형과 반대 극성의 제2 도전형 소스/드레인 영역을 제2 게이트와 인접하게 형성하고, 반도체 기판 위에 라이너를 형성하고, 및 제2 상면 어닐링을 수행하는 것을 포함한다.
제2 상면 어닐링을 수행한 후에, 라이너를 제거하는 것이 더 포함될 수 있고, 라이너는 스트레스 발생 라이너일 수 있다.
제1 및 제2 어닐링은 500℃ 내지 1,000℃ 사이의 온도로 고속 열 어닐링을 수행하는 것을 포함할 수 있다.
반도체 기판 상에 라이너를 형성할 때, 반도체 기판과 라이너가 직접 접촉도록 형성될 수 있다.
제1 도전형은 상기 제2 도전형과 반대 극성일 수 있다.
반도체 기판의 제1 위치의 상면 내에 형성되는 전류 경로를 포함하는 제1 트랜지스터를 형성하고, 반도체 기판의 제2 위치의 상면 내에 형성되는 전류 경로를 포함하는 제2 트랜지스터를 형성하는 것을 더 포함할 수 있다.
제1 트랜지스터가 P-채널 트랜지스터이고, 제2 트랜지스터는 N-채널 트랜지스터이거나, 반대로 제1 트랜지스터가 N-채널 트랜지스터이고, 제2 트랜지스터가 P-채널 트랜지스터일 수 있다.
상기 과제를 달성하기 위한 본 발명의 제이 실시예에 의한 반도체 소자의 제조 방법은, 제1 활성 영역에 제1 게이트를 형성하고, 제2 활성 영역에 제2 게이트를 형성하고, 제1 활성 영역에 제1 도전형 이온을 주입하여 제1 도전형 소스/드레인 영역을 형성하고, 제1 도전형 이온을 주입하면서 발생된 이온 주입 손상을 재결정화하기 위하여 제1 활성 영역을 어닐링하고, 제2 활성 영역에 제2 도전형 이온을 주입하여 제2 도전형 소스/드레인 영역을 형성하고, 제1 및 제2 활성 영역 위에 스트레스 발생층을 형성하고, 및 제2 도전형 이온을 주입하면서 발생된 이온 주입 손상을 재결정화하기 위하여 제2 활성 영역을 어닐링하여, 어닐링하는 동안 스트레스 발생층이 제2 활성 영역 내에서 스트레스를 발생하는 것을 포함한다.
제1 도전형은 상기 제2 도전형과 반대 극성일 수 있다.
스트레스 발생 라이너는 인장 스트레스 발생 라이너를 포함하고, 제2 활성 영역을 어닐링하는 것은 약 700℃ 이하의 온도에서 어닐링하는 것을 포함하며, 및 트랜지스터를 형성하는 것은 N-채널 전계 효과 트랜지스터를 형성하는 것을 포함할 수 있다.
또는, 스트레스 발생 라이너는 압축 스트레스 발생 라이너를 포함하고, 제2 활성 영역을 어닐링하는 것은 약 1000℃ 이상의 온도에서 어닐링하는 것을 포함하며, 및 트랜지스터를 형성하는 것은 P-채널 전계 효과 트랜지스터를 형성하는 것을 포함할 수 있다.
상기 과제를 달성하기 위한 본 발명의 제삼 실시예에 의한 반도체 소자의 제조 방법은, 반도체 기판을 준비하고, 반도체 기판의 제1 위치에 제1 도전형의 제1 고농도 도핑 영역을 형성하고, 제1 상면 어닐링을 수행하고, 제1 상면 어닐링을 수행한 다음, 반도체 기판의 제2 위치에 제2 도전형의 제2 고농도 도핑 영역을 형성하되, 제2 위치는 제1 위치와 이격되고, 제2 고농도 도핑 영역을 형성한 다음, 반도체 기판의 제1 및 제2 위치 위에 라이너를 형성하고, 및 제2 상면 어닐링을 수행하는 것을 포함한다.
제1 도전형은 상기 제2 도전형과 반대 극성일 수 있다.
제1 도전형으로 고농도 도핑된 영역을 형성하기 전에, 반도체 기판의 제1 및 제2 위치 위에 게이트를 형성하는 것을 더 포함할 수 있다.
제2 상부 표면 어닐링을 수행하기 전에, 반도체 기판의 제1 및 제2 위치 위에 라이너를 형성하는 것을 더 포함할 수 있다.
라이너를 형성하는 것은 인장 스트레스 발생 라이너 또는 압축 스트레스 발생 라이너를 형성하는 것을 포함할 수 있다.
상기 과제를 달성하기 위한 본 발명의 제사 실시예에 의한 반도체 소자의 제조 방법은, 반도체 기판의 제1위치 상에 제1 반도체 fin을 형성하고, 및 반도체 기판의 제2 위치 상에 제2 반도체 fin을 형성하고, 반도체 기판 상의 제1 위치 상의 반도체 fin 위에 제1 게이트 전극을 형성하고, 및 반도체 기판 상의 제2 위치 상의 반도체 fin 위에 제2 게이트 전극을 형성하고, 제1 반도체 fin의 노출된 영역에 제1 도전형의 소스/드레인 영역을 형성하고, 제1 어닐링을 수행하고, 제2 반도체 fin의 노출된 영역에 제2 도전형의 소스/드레인 영역을 형성하고, 제1 및 제2 반도체 fin 위에 라이너를 형성하고, 및 제2 어닐링을 수행하는 것을 포함한다.
제2 상부 표면 어닐링 후에, 라이너를 제거하는 것을 더 포함할 수 있다.
라이너는 스트레스 발생 라이너를 포함할 수 있다.
스트레스 발생 라이너는 인장 스트레스 발생 라이너를 포함하고, 제2 반도체 fin을 어닐링하는 것은 약 1,000℃ 이하의 온도에서 어닐링하는 것을 포함하고, 및 트랜지스터를 형성하는 것은 N-채널 FinFET을 형성하는 것을 포함할 수 있다.
또는, 스트레스 발생 라이너는 압축 스트레스 발생 라이너를 포함하고, 제2 반도체 fin을 어닐링하는 것은 약 900℃ 이상의 온도에서 어닐링하는 것을 포함하고, 및 트랜지스터를 형성하는 것은 P-채널 FinFET을 형성하는 것을 포함할 수 있다.
제1 및 제2 어닐링을 수행하는 것은 약 500℃ 내지 1000℃의 온도에서 고속 열 어닐링하는 것을 포함할 수 있다.
반도체 기판 위에 라이너가 형성될 때, 반도체 기판과 라이너가 직접 접촉하도록 형성될 수 있다.
제1 도전형은 상기 제2 도전형과 반대 극성일 수 있다.
제1 반도체 fin 내에 형성되는 전류 경로를 가진 제1 트랜지스터를 형성하고, 및 제2 반도체 fin 내에 형성되는 전류 경로를 가진 제2 트랜지스터를 형성하는 것을 더 포함할 수 있다.
제1 트랜지스터는 P-채널 트랜지스터이고, 및 상기 제2 트랜지스터는 N-채널 트랜지스터일 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
상술한 바와 같이 본 발명의 실시예들에 의한 반도체 소자 및 그 제조 방법은, 단순화된 공정을 이용하여 효과적으로 압축 및 인장 스트레스를 발생시킨 스트레인드 반도체 소자 및 그 제조 방법을 제공한다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발 명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 평면도 및 단면도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
본 발명은 CMOS 소자에서 캐리어 이동도를 증가시키는 방법으로 명명된 상세한 내용의 각 실시예들로 설명될 것이다. 본 발명의 기술적 사상은 실시예에서 설명된 것 외에 바이폴라 트랜지스터(또는 BiCMOS) 같은 다른 전자 소자에도 응용될 수 있다.
본 발명의 이해를 돕기 위한 원리도 설명될 것이지만, 그렇게 이해되었어도, 그 원리에 의한 범주 내에 본 발명이 제한되지는 않는다. 실험적 결과는 토포그래피가 존재할 때, 스트레스가 재결정 실리콘 내에 남아있는 것을 보여준다. 본 발명의 설명은 왜 이러한 현상이 일어나는지에 대하여 발명자가 이해하고 있는 최상의 내용으로 제공된다.
이하, 본 발명의 일 실시예에 의한 반도체 소자를 첨부한 도면을 참조하여 설명한다.
도 1a 내지 2b는 본 발명의 기술적 사상과 원리를 설명하기 위한 도면이다. 본 발명의 일 실시예에 의한 트랜지스터 소자가 도 3에 도시되고, 트랜지스터 소자를 형성하기 위한 다양한 방법이 도 4a 내지 4g에 설명된다.
도 1a와 1b를 포함하는 도 1, 및 도 2a와 2b를 포함하는 도 2에 반도체 기판(10)이 보여진다. 게이트 유전막(24)과 게이트 전극(26)이 스페이서(38)와 함께 기판(10) 상에 형성된다. 스트레스 발생층(12)이 이 구성 요소들 위에 형성된다. 도 1에 도시된 본 발명의 실시예에서, 스트레스 발생층(12)은 반도체 기판(10) 내에 국부적으로 압축 스트레스를 일으키는 라이너이다. 이러한 구조는 특히 N-채널을 가진 반도체 소자에 사용될 수 있다.
도 2에 도시된 본 실시예에서, 스트레스 발생층(12)은 인장 스트레스를 일으키는 라이너이다. 이러한 구조는 특히 P-채널을 가진 반도체 소자에 사용될 수 있다.
다른 실시예로, 압축 스트레스가 P-채널 소자에 도움이 되고 인장 스트레스가 N-채널 소자에 도움이 될 수 있다. 예를 들어, 에지부 등의 특수한 기하학적 구조에서는 장력이 반대로 나타날 수 있다. 즉, 인장 라이너가 기판에 부분적인 압축력을 남길 수 있다. (또한, 주된 스트레스가 설명된 것과 다르게 나타날 수도 있다.) 본 실시예들에서, 쌍축의 스트레스를 발생시킴에 의하여, 실리콘 기판에 인장 스트레스와 함께 PMOS와 NMOS에서 성능이 개선되는 것을 알 수 있다.
도 1b와 2b는 분자 레벨에서 경계 모양을 보여준다. (도 1a와 2a에 비례하는 크기로 도시되지 않았다)
도 1과 2에 도시된 공정은 소스/드레인 이온 주입 후의 공정에서 스트레스 기억 기술로 사용된다. 스트레스 기억 기술의 목적 중 하나는 소스/드레인 이온 주입의 비정질화 특성을 이용한 트랜지스터 채널 주위의 스트레스와 어닐링 전에 부분적으로 형성되는 트랜지스터의 전면 상에 스트레스 라이너를 형성하는 것을 포함하는 것이다.
도 1은 N-채널 트랜지스터의 활성 영역(10)을 보여준다. 본 실시예에서, 압축 스트레스가 인장 라이너로부터 발생될 수 있다. 결정화되면, 인장 라이너(12)는 소스/드레인 영역(54/56) 사이의 비정질/정질 계면의 실리콘에 압력을 주게 되고, 실리콘 기판(10) 결정 면의 성장이 정지된다. 라이너(12)가 제거되면, 활성 영역에는 인장 스트레스가 남게 된다. 이후, 활성 영역에서, 도 3에 도시된 트랜지스터가 형성된다.
유사하게, 도 2는 P-채널 트랜지스터의 활성 영역을 보여준다. 본 실시예에서, 인장 스트레스가 압축 라이너로부터 발생될 수 있다. 결정화되면, 압축 라이너(12)가 소스/드레인 영역(20/22) 사이의 비정질/정질 계면을 잡아 당기게 되어, 부가적인 격자면을 가진 반도체 기판이 성장된다. P-채널 트랜지스터에서의 압축 SMT는, 격자 구조를 생성하기 매우 어렵기 때문에, N-채널 트랜지스터에서의 인장 SMT만큼 효과적이지는 못하다. 라이너(12)가 제거될 때, 압축 스트레스는 활성 영역에 남는다. 또한, 트랜지스터가 그 활성 영역 상에 형성될 수 있다.
도 1b에서, 소스/드레인(54/56)과 기판(10)의 계면은 압력을 받게 되므로 재결정화되는 동안 비정질이었던 소스/드레인(54/56) 내로 격자면이 계속 생기는 것을 방지한다.
도 2b에서, 소스/드레인(20/22)과 기판(10)의 계면은 잡아당겨지기 때문에 부가적인 격자 구조가 생겨날 수 있게 된다. 본 실시예에서, SMT 기술이 PFET에서 보다 NFET에서 더 잘 적용되기 때문에 종종 이전보다 더 실시하기 어렵다.
또한, 스트레스 라이너의 스트레스 환경에서, 폴리 실리콘 게이트의 재결정에 의한 유사한 방법으로 스트레스 기억화가 일어날 수 있다는 것이 알려져 있다. 사실, 많은 경우 소스/드레인과 폴리 실리콘의 재결정으로부터 기여된다는 설명이 있다. 이외에도, 많은 가설이 있지만 본 발명의 범주에 예속된다. SMT의 효과의 증거는 소자 내에 반복적으로 존재한다.
일반적으로, 실리콘이 재성장될 동안 라이너로부터 스트레스가 전달되기 위하여 국부적 토포그래피(약 90° 정도의 외곽)가 필요하다. 그 이론에서, 평평한 막일 경우, 약 90° 정도에서, 막 내에서 모든 점들이 실리콘의 좌측과 우측에서 척력을 가질 경우 한 방향으로 힘을 가지게 된다. 다른 부분은 생략한다. 이것은 도 1a에 도시되어 있다. 수직 스트레스는 예를 들어, 게이트의 상부 에지에서 수직 에지와 함께 유사하게 나타난다. 그래서 평평한, 아무것도 형성되지 않은 배어 실리콘 웨이퍼에서는 유사한 스트레스가 발견되지 않고, 웨이퍼 에지에서만 발견된다. 이러한 실험으로부터, 스트레스는 에지가 없으면 조금만 남아 존재하고, 최대의 토포그래피에서 최고로 존재한다.
도 3은 반도체 소자에 형성된 트랜지스터(14)를 도시한 도면이다. 상세하게, 소스/드레인 영역(20/22)의 상면이 스트레스 기억/전달 영역(16)으로 형성된다. 즉, 스트레인드 반도체 층이며, 기본적으로 비정질화된다.) 앞서 설명되었고, 이후에도 설명되는데, 스트레스 기억 전달 영역(16)은 소스/드레인 영역(20/22)에 전체적으로 연장되어 형성될 수 있다. 다양한 실시예에서, 도 3에 도시된 것보다 더 깊게 스트레스 전달 영역(16)이 STI의 하부와 도핑 영역(20)의 하부 사이의 중간 정도에 위치한다. 다양한 예들이 이후에 설명된다. 도 3에 도시되었듯이 다양한 실시예에 의한 트랜지스터가 형성될 수 있다.
트랜지스터(14)는 반도체 기판(10) 내에 형성된 채널 영역(18)을 포함한다. 채널 영역(18)은 인접한 소스/드레인 영역(20/22)으로부터 스트레스를 받는다. 게이트 유전막(24)이 채널 영역(18) 상에 형성되고, 게이트 전극(26)이 게이트 유전막(24) 상에 형성된다. 소스 영역(20)과 드레인 영역(22)은 기판(10) 내에 형성되며 채널 영역(18)을 사이에 두고 서로 이격된다. 본 실시예에서, 스트레스 기억 영역(16)은 인장 스트레스 층일 수 있고, 소스 영역(20)과 드레인 영역(22)이 n+ 영역일 수 있다. (그러므로, 트랜지스터는 N-채널 트랜지스터이다) 다른 실시예로, 스트레스 기억 영역(16)은 압축 스트레스 층일 수 있고, p+ 소스 영역(20) 및 드레인 영역(22)이 P-채널 트랜지스터를 형성한다.
또 다른 실시예로, 다른 반도체 소자들과 구성 요소들은 스트레스 기억 영역(16) 에 형성될 수 있다. 예를 들어, 도핑된 영역들(20, 22)이 서로 다른 극성으로 형성될 경우, 소자(14)는 다이오드처럼 동작될 수 있다. 또 다른 실시예에서, 도핑된 영역들(20, 22)은 게이트 전극(26)이 다른 커패시터의 전극으로 사용될 때, 커패시터의 한 면과의 컨택으로 사용될 수 있다. 이 커패시터는 예를 들어, 반도체 칩에서 전원(Vdd)나 그라운드(Vss) 같은 서플라이 라인들 사이의 디커플링 커패시터로 사용될 수 있다.
도 4a 내지 4g는 본 발명의 실시예에 의한 반도체 소자를 형성하는 방법들을 도시한 도면들이다. 하나의 실시예만을 상세하게 설명하지만, 다른 실시예에 대하여도 적용될 수 있는 것으로 이해되어야 한다.
도 4a를 참조하면, 반도체 기판(10)이 제공된다. 부분적으로 제조된 트랜지스터 쌍(14, 15)이 반도체 기판(10) 상에 형성된다. 이 트랜지스터들(14, 15)은 게이트 유전막(24)과 게이트 전극(26) 및 스페이서(38)를 포함한다. 본 실시예에서, 반도체 기판(10)은 실리콘 웨이퍼이다. 예를 들어, 기판(10)은 단결정 실리콘 기판(또는 그 안에 다른 방법으로 단결정 실리콘 층이 성장된 기판) 또는 SOI(Silicon On Insulator) 웨이퍼일 수 있다. 다른 실시예로, 실리콘 게르마늄, 게르마늄, 갈륨 아세나이드 또는 기타 다른 기판들이 적용될 수 있다.
제1 실시예에서, 소자 분리용 트렌치(28)가 반도체 기판(10) 내에 형성된다. 이 트렌치(28)는 통상적인 기술을 사용하여 형성될 수 있다. 예를 들어, 실리콘 질화물 같은 하드 마스크층(미도시)이 반도체 기판(10) 상에 형성되고, 소자 분리 영역을 노출시키기 위하여 패터닝될 수 있다. 이후, 이 반도체 기판(10)의 노출된 부분들이 적절한 깊이로 식각될 수 있다. 트렌치(28)는 집적 회로가 형성될 수 있는 활성 영역들(10a, 10b)를 정의한다. 본 실시예에서, 트렌치(28)는 소자 분리 영 역(36)을 형성하기 위한 절연물질로 채워진다. 예를 들어, 트렌치(28)는 실리콘 질화물(SiN) 등의 제1 물질이 라이닝으로 형성될 수 있고, 고밀도 플라즈마 공정을 이용한 산화물 등의 제2 물질이 채워질 수 있다.
게이트 유전막(24)이 반도체 기판(10)의 노출된 부분 위에 형성될 수 있다. 본 실시예에서, 게이트 유전막(24)은 SiO2같은 산화물, Si3N4 같은 질화물 또는 SiON(산화물-질화물-산화물 순서)과 같은 산화물과 질화물의 조합일 수 있다. 다른 실시예로, 유전 상수가 약 5.0 또는 그 이상인 고유전율 절연 물질이 게이트 유전막(24)으로 사용될 수 있다. 예를 들어, 적절한 고유전율 물질은 HfO2, HfSiOX, Al2O3, ZrO2, ZrSiOX, Ta2O5, La2O3, nitrides thereof, HfAlOx, HfAlOxN1 -x-y, ZrAlOx, ZrAlOxNy, SiAlOx, SiAlOxN1 -x-y, HfSiAlOx, HfSiAlOxNy, ZrSiAlOx, ZrSiAlOxNy, 또는 그 조합이거나 또는 SiO2와의 조합일 수 있다. 그외, 게이트 유전막(24)은 다른 고유전 절연 물질 또는 다른 유전 물질로 형성될 수 있다. 예시된 것 외에, 게이트 유전막(24)은 단일 물질층 또는 둘 이상의 다층 물질층으로 형성될 수 있다.
게이트 유전막(24)은 화학적 기상 증착법(CVD), 원자층 증착법(ALD), 금속 유기물 화학적 기상 증착법(MOCVD), 물리적 기상 증착법(PVD)또는 제트 기상 증착법(JVD) 등을 이용하여 형성될 수 있다. 다른 실시예로, 게이트 유전막(24)은 이외의 다른 적절한 증착 기술을 이용하여 형성될 수도 있다. 게이트 유전막(24)은 약 10 내지 60Å의 두께로 형성될 수 있으나, 이에 한정되지 않으며 다양한 다른 두께 로 형성될 수 있다.
도시된 실시예에서, 동일한 유전층이 P-채널 및 N-채널 트랜지스터의 게이트 유전막(24)을 형성하기 위해 사용될 수 있다. 그러나, 반드시 그러한 것은 아니다. 또 다른 실시예로, P-채널 트랜지스터와 N-채널 트랜지스터는 서로 다른 게이트 유전막으로 형성될 수도 있다.
게이트 유전막(24) 상에 게이트 전극(26)이 형성된다. 게이트 전극(26)은 바람직하게 폴리 실리콘 또는 비정질 실리콘 같은 반도체 물질로 형성될 수 있으나, 다른 방법으로, 다른 반도체 물질이 게이트 전극(26) 물질로 형성될 수 있다. 다른 실시예로, 예를 들어, 게이트 전극(26)은 TiN, HfN, TaN, W, Al, Ru, RuTa, TaSiN, NiSix, CoSix, TiSix, Ir, Y, Pt, Ti, PtTi, Pd, Re, Rh, borides, phosphides, or antimonides of Ti, Hf, Zr, TiAlN, Mo, MoN, ZrSiN, ZrN, HfN, HfSiN, WN, Ni, Pr, VN, TiW, 부분적으로 실리사이드화된 게이트 물질 또는 전체적으로 실리사이드화된(FUSI: fully silicided) 게이트 물질, 그외 다른 물질 및/또는 그 조합으로 형성될 수 있다. 본 실시예에서, 게이트 전극(26)은 실리사이드층 하에 형성된 도핑된 폴리실리콘층일 수 있다. 실리사이드 층은 titanium silicide, nickel silicide, tantalum silicide, cobalt silicide, platinum silicide 등일 수 있다.
만약, 게이트 전극(26)이 FUSI로 형성될 경우, 예를 들어 게이트 유전막(24) 상에 폴리 실리콘이 형성되고, 니켈 같은 금속이 폴리 실리콘 상에 증착되어 형성될 수 있다. 예를 들어, 그외 다른 금속이 사용될 수 있다. 이후, 기판(10)은 니켈 실리사이드 단일층을 형성하기 위하여 600℃ 내지 700℃로 가열될 수 있다. 게이트 전극(26)은 금속 하부층 상에 형성된 폴리 실리콘 캡핑층과 금속 하부층 등의 복수층의 게이트 물질이 적층되어 형성될 수 있다. 게이트 전극(26)은 CVD, PVD, ALD, 또는 그외 다른 증착 방법을 이용하여 500Å 내지 2000Å의 두께로 형성될 수 있다.
P-채널 트랜지스터와 N-채널 트랜지스터는 동일층으로 형성된 게이트 전극(26)을 포함할 수 있다. 만약, 게이트 전극이 반전도체를 포함할 경우, 반전도체는 P-채널 및 N-채널 트랜지스터를 형성하기 위하여 다르게 도핑될 수 있다. 다른 실시예로, 다른 형태의 트랜지스터들은 다른 물질 및/또는 두께로 형성된 게이트들을 포함할 수 있다.
게이트 층(및 선택적으로 게이트 유전층)은 적절한 패턴의 게이트 전극(26)을 형성하기 위하여 알려진 포토리소그래피 기술을 이용하여 패터닝 및 식각될 수 있다. 게이트 전극(26)을 형성한 후, 약하게 도핑된 소스/드레인 영역들(미도시)이 게이트 전극(26)을 마스크로 하여 형성될 수 있다. 다른 이온 주입(포켓 이온 주입, 할로 이온 주입 또는 중복 확산 영역 등을 형성하기 위한) 공정이 더 수행될 수 있다.
산화물 및/또는 질화물 등의 절연 물질로 형성된 스페이서(38)가 게이트 전극(26)의 측벽에 형성될 수 있다. 스페이서(38)는 통상 컨포멀하게 물질층을 형성하고 이후에 이방성 식각 방법을 이용하여 형성될 수 있다. 원하는 경우, 다층으로 형성하기 위한 공정들이 반복하여 수행될 수도 있다.
도 4b는 제2 활성 영역(10b)의 한 곳 상에 제1 레지스트(30)를 형성한 것을 도시한 도면이다. 따라서, 제1 활성 영역(10a)이 노출되어 남게 된다. 제1 레지스트 (30)는 표준 포지티브형 또는 네가티브형이 모두 사용될 수 있다.
도 4b에서, 제1 레지스트(30)는 한 소자 분리 영역(36)을 반쯤 덮도록 도시되었다. 이러한 공정은 어려운 공정이지만 충분히 가능하다. 나아가, 소자 분리 영역(36) 또는 소자 분리 영역(36)과 인접한 활성 영역(10a, 10b) 상의 어느 곳에던지 제1 레지스트(30)를 정지시키는 것은 충분히 가능한 공정이다.
도 4c를 참조하면, 노출된 제1 활성 영역(10a)의 상면이 고농도로 도핑된 소스 및 드레인 영역(20, 22)을 형성하기 위하여 P형 이온(50)이 주입되기 위하여 노출된다. 본 실시예에서, 화살표로 표시된 이온들(50)이 소스/드레인 영역(20/22)으로 주입된다. 예를 들어, 보론(B) 이온이 약 5x1014　cm-2 내지 5x1015　cm- 2 의 도즈와 약 1keV 내지 5 keV의 이온 주입 에너지로 주입될 수 있다. 다른 실시예로, BF2 같이 다른 물질이 주입 될 수 있다.
소스/드레인 이온 주입 공정은 스트레스 발생 라이너를 이용하여 실리콘을 비정질화하고 변형시킬 수 있다. 본 실시예에서, 제1 레지스트(30)는 P-채널 트랜지스터의 고농도로 도핑된 소스 및 드레인 영역 내에서 실리콘의 결정이 재성장 하는 것을 촉진시키기 위하여 약 900℃ 정도로 수행되는 스파이크 RTA 과정에서 제거될 수 있다. 스파이크 RTA 공정은 그 타겟 온도까지 온도를 상승시킨 다음, 타겟 온도에 오르면 즉시 온도를 램프 다운시키는 방법으로 통상 수 초 정도로 수행될 수 있다. 온도가 약 550℃에서 1,000℃까지 급격하게 변하지만 어닐링 공정은 무난하게 수행될 수 있다. 중간에 삽입, 수행되는 스파이크 RTA공정의 온도는 주입된 불순물의 확산을 줄이기 위하여 최대한 낮게 유지된다.
도 4d를 참조하면, N-채널 트랜지스터의 고농도로 도핑된 소스 영역(54)과 드레인 영역(54)을 형성하기 위한 N형 이온(52)을 주입하기 위하여 제2 활성 영역(10b)의 상부 표면을 노출시키기 위하여 제2 레지스트(31)가 P-채널 트랜지스터의 표면에 형성된다. 본 실시예에서, 화살표(52)로 표시된 비소(As) 또는 인(P) 이온들이 소스/드레인 영역(20/22)으로 주입될 수 있다. 예를 들어, 비소(As) 이온이 약 1x1015　cm-2 내지 5x1015　cm- 2 의 도즈와 10 keV 내지 50 keV의 이온 주입 에너지로 주입될 수 있다. 다른 실시예로, 인(P) 등의 다른 물질이 이온 주입될 수 있다. 제2 레지스트(31) 때문에 제1 활성 영역(10a)과 소스/드레인 영역(20/22)는 N형 이온(52) 주입 공정의 영향을 받지 않거나 받더라도 최소의 영향만 받게 된다.
도 4e를 참조하면, 설명된 내용에서 알 수 있듯이, 라이너(12)는 스트레스를 발생시킨다. 예를 들어, 실리콘 질화막 같은 질화막이 라이너(12)와 반도체 기판(10) 사이에서 스트레스를 발생시키기 위한 방법으로 증착될 수 있다. 실리콘 질화물 라이너에서, Si-N/Si-H 결합은 스트레스 방향에 영향을 준다. 상대적으로 낮은 Si-H/Si-N 결합율은 보다 인장 스트레스이다. 본 기술 분야에서, 이 비율은 증착율, 압력, UV 큐어링 및 다른 팩터들에 의한다는 것이 잘 알려져 있다. 스트레스 라이너(12)가 증착된 다음, 2차 RTA가 N형의 고농도 도핑 영역인 소스/드레인 영 역(54, 56)의 재결정을 위해 수행된다. P-형 소스/드레인 영역(20/22)은 이전 단계에서 재결정화되고, 스트레스 라이너는 이 영역들 내에서 작은 효과만을 가질 것이다.
도 4f는 소스/드레인 영역(54/56)의 상부에서 스트레스 기억 영역(16)을 형성하기 위하여 비정질층이 재결정화된 후의 구조를 보여준다. 스트레스층이 적용되기 전에 제1 활성 영역(10a)이 재결정화되었고, 이 영역의 결정 구조는 스트레스 라이너와 이어지는 RTA 공정에 의해 실질적으로 영향을 받는다. 다른 말로, 실리콘 결정의 탄성은 라이너가 제거된 이후에 회복된 모양이 될 수 있다. 이어지는 RTA 공정은 대개 1050℃ 정도로 수행되고, N-채널 트렌지스터의 고농도로 도핑된 소스 및 드레인 영역에서 결정의 재성장을 촉진하기 위하여, 또 주입된 불순물들의 활성화를 위하여 실리콘에 적용될 수 있다. RTA 공정은 보통 약 0-10초 정도로 수행된다. 온도가 1,000℃ 이상일 경우에도 어닐링 공정은 안정적으로 수행된다.
본 발명의 실시예에서, 압축 스트레스를 위하여 저온 어닐링이 사용되고, 인장 스트레스를 위하여 고온 어닐링이 사용되는 것을 알 수 있다. 이 원리에서, 앞서 설명한 낮은 Si-H/Si-N 결합율을 주기 위해 H 가 아웃-디퓨전된다. 예를 들어, 700℃ 이하의 온도, 즉 500℃ 내지 600℃의 온도에서 저온 재결정화 어닐링이 수행될 수 있다. 고온 어닐링 공정은 1,000℃ 이상의 온도, 즉 1,100℃ 내지 1,200℃의 온도에서 수행될 수 있다. 이 중간 매개 RTA는 또한 P-채널 소자 대신에 N-채널 소자처럼 다른 소자에서 스트레스를 중화시키는 데에도 사용될 수 있다.
도 4g를 참조하면, 추가적인 공정들이 보여진다. 통상 질화막인 컨택 식각 정지층(60)이 트랜지스터(15) 상에 형성된다. 다음에 층간 절연막(622)이 식각 정지층(60) 상에 형성된다. 적절한 층간 절연막(622)은 불순물이 주입된 glass(BPSG, PSG, BSG), organo silicate glass(OSG) fluorinated silicate glass (FSG), spin-on-glass (SOG), 실리콘 질화막, 및 plasma enhanced tetraethyloxysilane (PE-TEOS) 중 어느 하나 이상 등으로 형성될 수 있다. 보통 게이트 전극과 소스/드레인 컨택(미도시)은 층간 절연막(622)을 관통하며 형성된다. 다양한 구성 요소들 간의 연결인 금속층이 칩 내에 포함되나 본 발명을 간략하고 명료하게 설명하기 위하여 도시하지 않는다.
전면적으로 스트레스 라이너를 형성하는 기술을 적용할 때, 선택적으로 스트레스를 발생시키는 소자에 관한 본 발명의 기술적 사상은 FinFET이나 다층 게이트 소자 같은 구조에 다양하게 적용될 수 있다. 그 한 예가 도 5에 보여진다.
도 5를 참조하면, fin(10)이 절연층(42) 상에 형성된다. 절연층(42)은 예를 들어 SOI 기판의 한 부분에 형성되는 매몰 산화막층일 수 있다. 절연층(42)은 실리콘 또는 다른 물질로 형성된 기판(미도시)상에 형성될 수 있다. 다른 경우로, fin(10f)은 절연층(42)이 놓이지 않은 반도체 기판 상에 형성될 수 있다.
도 5에 도시된 구조를 형성하기 위하여, SOI 웨이퍼가 제공된다. 섬과 fin 모양을 형성하기 위하여 상부 실리콘 층이 식각되어 소자들이 전기적으로 분리된다. 전도체를 형성하고 식각하여 적절한 패턴 모양의 게이트(26)가 형성될 수 있다. 게이트(26)는 폴리 실리콘, 금속, 금속 질화물, 또는 전도성 폴리머 등의 다른 전도체로도 형성될 수 있다.
Fin(10f)의 노출된 부분에 이온이 주입되고, 스트레스 라이너를 증착한 후에 어닐링되고, 재결정화되어 소자가 스트레스를 보유할 수도 있고, 스트레스 라이너를 증착하기 전에 어닐링되고 재결정화되어 소자가 스트레스를 보유하지 않을 수도 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
도 1a, 1b, 2a 및 2b는 본 발명의 기술적 사상을 설명하기 위한 다이어그램이다.
도 3은 본 발명의 기술적 사상에 의하여 제조된 트랜지스터를 도시한 도면이다.
도 4a 내지 4g는 본 발명의 실시예에 의한 공정에 따른 종단면도를 도시한 도면이다.
도 5는 FinFET 모양으로 제조된 트랜지스터 소자를 도시한 도면이다.
(도면의 주요부분에 대한 부호의 설명)
10: 반도체 기판
10 a, 10b: 활성 영역 10f: fin
12: 스트레스 발생층, 라이너 14, 15: 트랜지스터
16: 스트레스 전달 영역
20, 22, 54, 56: 소스/드레인 영역
24: 게이트 유전막 26: 게이트 전극, 게이트
28: 트렌치 30, 31: 레지스트층
36: 소자 분리 영역 38: 스페이서
42: 절연측 50, 52: 이온
60: 컨택 식각 정지층 622: 층간 절연막

Claims (29)

  1. 반도체 기판을 준비하고,
    상기 반도체 기판의 제1 위치에 제1 게이트를 형성하고 및 상기 반도체 기판의 제2 위치 에 제2 게이트를 형성하고,
    제1 도전형의 소스/드레인 영역을 상기 제1 게이트와 인접하게 형성하고,
    제1 상면 어닐링을 수행하고,
    상기 제1 도전형과 반대 극성의 제2 도전형 소스/드레인 영역을 상기 제2 게이트와 인접하게 형성하고,
    상기 반도체 기판 위에 라이너를 형성하고, 및
    제2 상면 어닐링을 수행하는 것을 포함하는 반도체 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 제2 상면 어닐링을 수행한 후에, 상기 라이너를 제거하는 것을 더 포함하는 반도체 소자의 제조 방법.
  3. 제1항에 있어서,
    상기 반도체 기판 상에 상기 라이너를 형성할 때, 상기 반도체 기판과 상기 라이너가 직접 접촉되는 반도체 소자의 제조 방법.
  4. 삭제
  5. 제1 활성 영역에 제1 게이트를 형성하고,
    제2 활성 영역에 제2 게이트를 형성하고,
    상기 제1 활성 영역에 제1 도전형 이온을 주입하여 제1 도전형 소스/드레인 영역을 형성하고,
    상기 제1 도전형 이온을 주입하면서 발생된 이온 주입 손상을 재결정화하기 위하여 상기 제1 활성 영역을 어닐링하고,
    상기 제2 활성 영역에 제2 도전형 이온을 주입하여 제2 도전형 소스/드레인 영역을 형성하고,
    상기 제1 및 제2 활성 영역 위에 스트레스 발생층을 형성하고, 및
    상기 제2 도전형 이온을 주입하면서 발생된 이온 주입 손상을 재결정화하기 위하여 상기 제2 활성 영역을 어닐링하여, 어닐링하는 동안 상기 스트레스 발생층이 제2 활성 영역 내에서 스트레스를 발생하는 것을 포함하는 반도체 소자의 제조 방법.
  6. 제5항에 있어서,
    상기 스트레스 발생층은 인장 스트레스 발생 라이너를 포함하고,
    상기 제2 활성 영역을 어닐링하는 것은 700℃ 이하의 온도에서 어닐링하는 것을 포함하고, 및
    상기 반도체 소자를 형성하는 것은 N-채널 전계 효과 트랜지스터를 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  7. 반도체 기판을 준비하고,
    반도체 기판의 제1 위치에 제1 도전형의 제1 고농도 도핑 영역을 형성하고,
    제1 상면 어닐링을 수행하고,
    상기 제1 상면 어닐링을 수행한 다음, 상기 반도체 기판의 제2 위치에 제2 도전형의 제2 고농도 도핑 영역을 형성하되, 상기 제2 위치는 상기 제1 위치와 이격되고,
    상기 제2 고농도 도핑 영역을 형성한 다음, 상기 반도체 기판의 제1 및 제2 위치 위에 라이너를 형성하고, 및
    제2 상면 어닐링을 수행하는 것을 포함하는 반도체 소자의 제조 방법.
  8. 제7항에 있어서,
    상기 제1 도전형으로 고농도 도핑된 영역을 형성하기 전에, 상기 반도체 기판의 제1 및 제2 위치 위에 게이트를 형성하는 것을 더 포함하는 반도체 소자의 제조 방법.
  9. 반도체 기판의 제1위치 상에 제1 반도체 fin을 형성하고, 및
    상기 반도체 기판의 제2 위치 상에 제2 반도체 fin을 형성하고,
    상기 반도체 기판 상의 제1 위치 상의 반도체 fin 위에 제1 게이트 전극을 형성하고, 및 상기 반도체 기판 상의 제2 위치 상의 반도체 fin 위에 제2 게이트 전극을 형성하고,
    상기 제1 반도체 fin의 노출된 영역에 제1 도전형의 소스/드레인 영역을 형성하고,
    제1 어닐링을 수행하고,
    상기 제2 반도체 fin의 노출된 영역에 제2 도전형의 소스/드레인 영역을 형성하고,
    상기 제1 및 제2 반도체 fin 위에 라이너를 형성하고, 및
    제2 어닐링을 수행하는 것을 포함하는 반도체 소자의 제조 방법.
  10. 제9항에 있어서,
    상기 라이너는 압축 스트레스 발생 라이너를 포함하고,
    상기 제2 반도체 fin을 어닐링하는 것은 900℃ 이상의 온도에서 어닐링하는 것을 포함하고, 및
    상기 반도체 소자를 형성하는 것은 P-채널 FinFET을 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
  21. 삭제
  22. 삭제
  23. 삭제
  24. 삭제
  25. 삭제
  26. 삭제
  27. 삭제
  28. 삭제
  29. 삭제
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