JP2004253707A

JP2004253707A - 半導体装置及びその製造方法

Info

Publication number: JP2004253707A
Application number: JP2003044361A
Authority: JP
Inventors: Hiroshi Kanemoto; 啓金本
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2003-02-21
Filing date: 2003-02-21
Publication date: 2004-09-09

Abstract

【課題】パンチスルーを抑制しつつ、動作速度を向上できるようにした半導体装置及びその製造方法を提供する。
【解決手段】ｐ型のシリコン基板１と、このシリコン基板１上に設けられたノンドープシリコン層７と、このノンドープシリコン層７上に設けられたゲート絶縁膜１１と、このゲート絶縁膜１１上に設けられたメタルゲート電極１３と、このメタルゲート電極１３下から露出したシリコン基板１に設けられたｎ^＋Ｓ／Ｄ拡散層５ａ及び５ｂと、チャネル領域下のシリコン基板１に設けられたｐ^＋拡散層９とを備え、このｐ^＋拡散層９の不純物濃度はｎ^＋Ｓ／Ｄ拡散層５ａ及び５ｂ下のシリコン基板１よりも高濃度である。
【選択図】図１

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に係り、特に、チャネル領域がエピタキシャルシリコン層で構成されるような、いわゆるチャネルエピ構造のＭＩＳトランジスタに適用して好適な半導体装置とその製造方法に関するものである。
【０００２】
【従来の技術】
近年、ＭＩＳトランジスタのゲート長は０．１μｍに近づきつつあり、トランジスタの閾値電圧はますます小さくなる傾向にある。これに伴って、トランジスタのチャネル領域がエピタキシャルシリコン層で構成されるような、いわゆるチャネルエピ構造のＭＩＳトランジスタが普及しつつある。
【０００３】
図７は、従来例に係るｎ型ＭＩＳトランジスタ９０の構成例を示す断面図である。このＭＩＳトランジスタ９０はチャネルエピ構造を有するものである。図において、９１はシリコン基板（ｐ−ｓｕｂ）、９２は素子分離層、９３は、９４はｎ^＋ソース／ドレイン拡散層（以下で、ｎ^＋Ｓ／Ｄ拡散層という）、９５はメタルゲート電極、９６はサイドウォール、９７はノンドープのエピタキシャルシリコン層（以下で、ノンドープシリコン層という）、９８はゲート絶縁膜である。
【０００４】
図７に示すように、このＭＩＳトランジスタ９０では、ｎ^＋Ｓ／Ｄ拡散層９４とチャネル領域９５の両方が高濃度なｐ^＋ウェル拡散層９３と接合しているので、ｎ^＋Ｓ／Ｄ拡散層９４とｐ^＋ウェル拡散層９３間及び、チャネル領域９５とｐ^＋ウェル拡散層９３間の空乏層が小さく、パンチスルー等の短チャネル効果が抑制される。
【０００５】
また、図７に示すメタルゲート電極９５は、ｍｉｄ−ｇａｐ材料からなるものである。ここで、ｍｉｄ−ｇａｐ材料とは、当該材料の仕事関数がｎ^＋ポリシリコンの仕事関数とｐ^＋ポリシリコンの仕事関数の中間にあるような金属のことをいう。ｍｉｄ−ｇａｐ材料の例としては、窒化チタン（ＴｉＮ）やタンタル（Ｔａ）、窒化タンタル（ＴａＮ）等が挙げられる。
【０００６】
このＭＩＳトランジスタ９０の製造工程では、比較的高濃度なシリコン表面にノンドープシリコンを低温エピタキシャル成長させ、以降は低温プロセスでゲート絶縁膜９８と、メタルゲート電極９５と、サイドウォール９６と、ｎ^＋Ｓ／Ｄ拡散層９４とを形成する。この低温プロセスによって、ノンドープシリコン層９７への不純物（ドーパント）の拡散が防止されている。
【０００７】
ｎ型ＭＩＳトランジスタとｐ型ＭＩＳトランジスタとからなるＣＭＩＳのゲート電極部をｍｉｄ −ｇａｐ材料で形成すると共に、エピタキシャル層９７をノンドープとすることによって、ｎ型ＭＩＳトランジスタの閾値電圧とｐ型ＭＩＳトランジスタの閾値電圧の絶対値を揃えることができ、しかもその絶対値を低減することができる。
【０００８】
【特許文献１】
特開平９−４５９０５
【非特許文献１】
Ｍ．Ａｏｋｉｅｔａｌ，ＩＥＤＭＴｅｃｈ．Ｄｉｇ．，ｐ．９３９−９４１，１９９０．
【０００９】
【発明が解決しようとする課題】
ところで、従来例に係るｎ型ＭＩＳトランジスタ９０によれば、パンチスルー等の短チャネル効果を抑制するために、ｎ^＋Ｓ／Ｄ拡散層９４下の半導体基板９１とノンドープシリコン層９７下の半導体基板９１に高濃度なｐ^＋ウェル拡散層９３を設けていた。
【００１０】
しかしながら、この構造では短チャンネル効果を抑制することはできても、ｎ^＋Ｓ／Ｄ拡散層９４とｐ^＋ウェル拡散層９３との間の空乏層が小さくなってしまうので、接合容量（寄生容量）が大きいという問題があった。ｎ^＋Ｓ／Ｄ拡散層９４の接合容量とＭＩＳトランジスタ９０の動作速度との間には相関があり、ｎ^＋Ｓ／Ｄ拡散層９４の接合容量が大きくなるほどＭＩＳトランジスタ９０の動作速度は遅くなってしまう。
【００１１】
そこで、この発明はこのような問題を解決したものであって、パンチスルーを抑制しつつ、動作速度を向上できるようにした半導体装置及びその製造方法の提供を目的とする。
【００１２】
【課題を解決するための手段】
上記した課題を解決するために、本発明に係る第１の半導体装置は、半導体基板と、この半導体基板上に設けられたゲート絶縁膜と、このゲート絶縁膜上に設けられたゲート電極部と、このゲート電極部下から露出した半導体基板に設けられたソース／ドレイン拡散層と、チャネル領域下の半導体基板に設けられた不純物拡散層とを備え、この不純物拡散層はソース／ドレイン拡散層下の半導体基板と同一導電型であり、かつ、当該不純物拡散層の不純物濃度は該ソース／ドレイン拡散層下の半導体基板よりも高濃度であることを特徴とするものである。
【００１３】
本発明に係る第２の半導体装置は、上述した第１の半導体装置において、半導体基板はシリコン基板と、当該シリコン基板上に設けられたシリコン層とからなり、このシリコン基板の所定領域に不純物拡散層が設けられ、該不純物拡散層上のシリコン層がチャネル領域となることを特徴とするものである。
本発明に係る第１、第２の半導体装置によれば、ソース・ドレイン間に電圧を印加した際に発生するドレインからの電気力線をチャネル領域下の不純物拡散層で終端することができるので、パンチスルーを防止することができる。また、従来型の半導体装置と比べて、ソース／ドレイン拡散層と半導体基板（シリコン基板）間の空乏層を基板側に伸ばすことができるので、ソース／ドレイン拡散層の接合容量を低減することができる。従って、パンチスルーを抑制しつつ、半導体装置の動作速度を向上させることができる。
【００１４】
本発明に係る第１の半導体装置の製造方法は、シリコン基板の所定領域に当該シリコン基板と同一導電型の不純物拡散層を形成する工程と、この不純物拡散層が形成されたシリコン基板上にシリコン層を形成する工程と、このシリコン層上にゲート絶縁膜を形成する工程と、不純物拡散層上方のゲート絶縁膜上にゲート電極部を形成する工程と、このゲート電極部下から露出したシリコン層及びシリコン基板にソース／ドレイン拡散層を形成する工程とを有し、不純物拡散層を形成する工程では、当該不純物拡散層の不純物濃度をソース／ドレイン拡散層下のシリコン基板よりも高濃度にすることを特徴とするものである。
【００１５】
本発明に係る第１の半導体装置の製造方法によれば、シリコン基板と同一導電型であり、かつソース／ドレイン拡散層下のシリコン基板よりも不純物濃度が高い不純物拡散層をゲート電極部の下方に形成するので、パンチスルーが抑制され、かつ動作速度の大きい半導体装置を提供することができる。
本発明に係る第２の半導体装置の製造方法は、シリコン基板の所定領域のみを開口し他の領域を覆うような絶縁膜を該シリコン基板上に形成する工程と、このシリコン基板の絶縁膜下から露出した領域に当該シリコン基板と同一導電型の不純物拡散層を形成する工程と、絶縁膜下から露出した領域であって不純物拡散層が形成されたシリコン基板を所定の厚さだけエッチングして溝部を形成する工程と、この溝部を埋め込むようにシリコン基板上にシリコン層を形成する工程と、このシリコン層上にゲート絶縁膜を形成する工程と、このゲート絶縁膜上にゲート電極部を形成する工程と、このゲート電極部下から露出したシリコン層及びシリコン基板にソース／ドレイン拡散層を形成する工程とを有し、不純物拡散層を形成する工程では、当該不純物拡散層の不純物濃度をソース／ドレイン拡散層下のシリコン基板よりも高濃度にすることを特徴とするものである。
【００１６】
本発明に係る第２の半導体装置の製造方法によれば、上述の第１の半導体装置と同様の作用効果を得ることができる。さらに、開口部を有する絶縁膜によって、不純物拡散層と、ゲート電極部とを自己整合的に重ね合わせることができる。本発明に係る第３の半導体装置の製造方法は、上述した第２の半導体装置の製造方法において、ゲート絶縁膜を形成した後で、絶縁膜の開口部の側壁に絶縁性のサイドウォールを形成し、その後、当該サイドウォールを覆うようにゲート電極部を形成することを特徴とするものである。
【００１７】
本発明に係る第３の半導体装置の製造方法によれば、このサイドウォールによって、ゲート絶縁膜とゲート電極部との接合領域は絶縁膜の開口部中心に向けて狭められる。従って、ゲート電極部と不純物拡散層との重ね合わせのマージンを増大させることができる。
【００１８】
【発明の実施の形態】
以下、図面を参照しながら、本発明の実施形態に係る半導体装置及びその製造方法について説明する。
（１）第１実施形態
図１は本発明の第１実施形態に係るｎ型ＭＩＳトランジスタ１００の構成例を示す断面図である。このＭＩＳトランジスタ１００は、チャネル領域がエピタキシャルシリコン層で構成されるような、いわゆるチャネルエピ構造を有するものである。
【００１９】
図１において、１はシリコン基板、３は素子分離層、５ａ及び５ｂはｎ^＋Ｓ／Ｄ拡散層、７はノンドープシリコン層、９はｐ^＋拡散層、１１はゲート絶縁膜、１３はメタルゲート電極、１５はサイドウォールスペーサ、１６ａ及び１６ｂはＮｉシリサイド、１７は層間絶縁膜、１９ａ及び１９ｂは配線層である。図１に示すシリコン基板１には、ｎ型ＭＩＳトランジスタ１００の他にｐ型ＭＩＳトランジスタ（図示せず）や、容量素子（図示せず）、抵抗素子（図示せず）等が一体に形成されており、これら複数のトランジスタや素子等によって、本発明の半導体装置が構成されている。
【００２０】
図１において、シリコン基板１は、例えば少量のボロン（Ｂ）等のｐ型不純物を含むバルクのｐ型シリコンウエーハであり、その結晶構造は単結晶である。このｐ型のシリコン基板１のボロンの濃度は、例えば１Ｅ＋１５ｃｍ^−３程度である。また、素子分離層３はシリコン基板１に埋め込まれたシリコン酸化膜である。この素子分離層３の厚みは、例えば１００００Å程度である。
【００２１】
さらに、ｎ^＋Ｓ／Ｄ拡散層５ａ及び５ｂは、この素子分離層３によって素子分離された領域（以下で、素子形成領域ともいう）のシリコン基板１に設けられた高濃度のｎ型不純物拡散層である。図１に示すように、このｎ^＋Ｓ／Ｄ拡散層５ａ及び５ｂはＬＤＤ（ｌｉｇｈｔｌｙｄｏｐｅｄｄｒａｉｎ）構造を有しており、ホットエレクトロンの発生を抑制するようになっている。このｎ^＋Ｓ／Ｄ拡散層５に含まれるｎ型不純物は、例えばリン（Ｐ）やヒ素（Ａｓ）等である。
【００２２】
このｎ^＋Ｓ／Ｄ拡散層５ａ及び５ｂであって、ＭＩＳトランジスタ１００のチャネル領域に接合する低濃度領域（以下で、ｅｘｔｅｎｓｉｏｎという）の接合深さ（Ｘｊ）は、例えば２００Å程度であり、その不純物濃度は５Ｅ＋１９ｃｍ^−３程度である。
また、このｎ^＋Ｓ／Ｄ拡散層５ａ及び５ｂであってｅｘｔｅｎｓｉｏｎに接合する高濃度領域（以下で、ｄｅｅｐソース・ドレインという）のＸｊは、例えば６００Å程度であり、その不純物濃度は１Ｅ＋２０ｃｍ^−３程度である。
【００２３】
図１に示すノンドープシリコン層７は、例えばエピタキシャル成長によってシリコン基板１の表面に形成された単結晶のシリコン層である。このノンドープシリコン層７には、リンやヒ素、ボロン等の不純物がほとんど含まれていない。
このノンドープシリコン層７はＭＩＳトランジスタ１００のチャネル領域であり、その厚さは、同じゲート長のＭＩＳトランジスタをＦＤＳＯＩ（ＦｕｌｌｙＤｅｐｌｅｔｅｄ−ＳｉｌｉｃｏｎＯｎＩｎｓｕｌａｔｏｒ）に形成した場合に、十分Ｓ−ｆａｃｔｏｒが小さくなるＳＯＩ層（トップシリコン層）の厚さと同程度である。ここで、Ｓ−ｆａｃｔｏｒとは、ＭＩＳトランジスタのドレイン電流を１桁変化させるのに必要なゲート電圧変化量のことである。例えば、ＭＩＳトランジスタ１００のゲート長が約０．１μｍのとき、ノンドープシリコン層７の厚さは１００〜２００Å程度である。
【００２４】
ｐ^＋拡散層９は、このノンドープシリコン層７直下の領域のシリコン基板１に設けられた高濃度のｐ型不純物拡散層である。このｐ^＋拡散層９は、Ｘｊが例えば１００００Å程度であり、不純物濃度が例えば１Ｅ＋１８ｃｍ^−３程度である。このｐ^＋拡散層９に含まれるｐ型不純物は、例えばボロンである。
図１に示すように、ゲート絶縁膜１１は、このｐ^＋拡散層９上方のノンドープシリコン層７上に設けられている。このゲート絶縁膜１１は、例えばシリコン窒化膜であり、その膜厚は３５Å程度である。さらに、メタルゲート電極１３は、このゲート絶縁膜１１上に設けられている。このメタルゲート電極１３は、上述したＭＩＳトランジスタ９０のメタルゲート電極９５と同様にｍｉｄ−ｇａｐ材料で構成されている。例えば、このメタルゲート電極は、ＴａＮ／Ｔａ／ＴａＮの３層構造を有している。
【００２５】
ところで、このＭＩＳトランジスタ１００では、シリコン基板１の基板濃度と比べて比較的高濃度なｐ^＋拡散層９がノンドープシリコン層７の直下に設けられている。従って、ソース・ドレイン間に電圧を印加した場合にドレインからの電気力線をｐ^＋拡散層９で終端することができ、パンチスルーを防止することができる。
【００２６】
また、ｎ^＋Ｓ／Ｄ拡散層５ａ及び５ｂのｄｅｅｐソース・ドレインの直下は半導体基板（ｐ−ｓｕｂ）１となっており、ｐ^＋拡散層９に比べて低濃度になっている。従って、従来型のＭＩＳトランジスタ９０と比べて、ｄｅｅｐソース・ドレインの下側に空乏層が伸びるので、ｎ^＋Ｓ／Ｄ拡散層５ａ及び５ｂの接合容量を低減することができる。これにより、トランジスタの動作速度を向上させることができる。
【００２７】
なお、この第１実施形態では、ｎ型のＭＩＳトランジスタ１００の場合について説明したが、本発明の一導電型の電界効果トランジスタはｎ型に限られることはなく、ｐ型のＭＩＳトランジスタでも良い。この場合には、図１において、シリコン基板１と各不純物拡散層の導電型を、ｎ型からｐ型に、またはｐ型からｎ型にそれぞれ変える。これにより、ソース・ドレインの接合容量が小さく、かつ、パンチスルー等の短チャネル効果が抑制されたｐ型ＭＩＳトランジスタを実現することができる。
【００２８】
この第１実施形態では、ｐ型のシリコン基板１とノンドープシリコン層７とが本発明の半導体基板に対応し、ノンドープシリコン層７が本発明のシリコン層（チャネル領域）に対応している。また、メタルゲート電極１３が本発明のゲート電極部に対応し、ｎ^＋Ｓ／Ｄ拡散層５ａ及び５ｂが本発明のソース／ドレイン拡散層に対応している。さらに、ｐ^＋拡散層９が本発明の不純物拡散層に対応している。
【００２９】
次に、上述したｎ型ＭＩＳトランジスタ１００の製造方法について、図２（Ａ）〜図３（Ｃ）を参照しながら説明する。図２（Ａ）に示すように、まず始めに、シリコン基板１を用意する。このシリコン基板１は、バルクのシリコンウエーハである。次に、素子形成領域以外のシリコン基板１の表面にトレンチ（溝部）を形成し、このトレンチにシリコン酸化膜を埋め込んで、素子分離層３を形成する。
【００３０】
次に、図２（Ｂ）に示すように、ＭＩＳトランジスタ１００のチャネルとなる領域を開口するようなレジストパターン４１をシリコン基板１上に形成する。このレジストパターン４１の形成は、例えば、ステッパー（ｓｔｅｐｐｅｒ）を用いたリソグラフィ技術によって行う。そして、このレジストパターン４１をマスクにして、シリコン基板１にＢ^＋、またはＢＦ_２ ^＋をイオン注入する。
【００３１】
このイオン注入におけるＢ^＋、またはＢＦ_２ ^＋のドーズ量と、注入エネルギー等の処理条件は、短チャンネル効果抑制と、ソース・ドレイン耐圧の観点から決定する。また、このイオン注入によって形成されるｐ^＋拡散層９は、その寸法幅が細く、その寸法深さができるだけ深いことが望ましいが、イオン注入エネルギーを上げて深く形成しようとすると横にも広がるので、そのトレードオフで決定する。この例では、例えばドーズ量が１Ｅ＋１３ｃｍ^−２、注入エネルギーが
５０〜５００ＫｅＶ、打ち込み角度が０〜７゜である。
【００３２】
次に、Ｂ^＋、またはＢＦ_２ ^＋をイオン注入した後で、シリコン基板１をアッシング処理し、レジストパターン４１を除去する。そして、このシリコン基板１を例えば８５０℃から９５０℃程度の高温でアニールして、ｐ^＋拡散層９を形成する。
次に、図２（Ｃ）に示すように、素子形成領域のシリコン基板１上にノンドープシリコン膜７´を１０〜２０ｎｍ程度の厚みに形成する。このノンドープシリコン膜７´は、例えば選択エピタキシャル成長によって行う。ここで、ノンドープシリコン膜７´の選択エピタキシャル成長は、例えば６００℃程度の低温で行う。これは、ｐ^＋拡散層９からノンドープシリコン膜７´へのボロンの拡散を防ぐためである。また、このノンドープシリコン膜７´の形成以降のプロセスは全て、例えば５５０℃以下の低温で行う。これにより、ノンドープシリコン膜７´へのドーパントの拡散を防止する。
【００３３】
次に、図３（Ａ）に示すように、このノンドープシリコン膜７´上にシリコン窒化膜からなるゲート絶縁膜１１を約３５ｎｍ程度の厚みに形成する。このゲート絶縁膜１１の形成は、例えばプラズマ窒化や、スパッタ等によって行う。このゲート絶縁膜１１の成膜温度は、例えば室温〜４００℃程度である。
ゲート絶縁膜１１を形成した後、このゲート絶縁膜１１上にｍｉｄ−ｇａｐ材料を成膜する。ここで使用するｍｉｄ−ｇａｐ材料は、例えばＴａＮ／Ｔａ／ＴａＮからなる３層構造の膜である。また、このような３層構造の膜に限らず、ＴｉＮやＴａ、ＴａＮ等からなる一層構造の膜でもよい。この種のｍｉｄ−ｇａｐ材料は、例えばスパッタにより形成する。
【００３４】
次に、リソグラフィ技術とドライエッチング技術を用いて、このｍｉｄ−ｇａｐ材料を電極形状にパターニングし、メタルゲート電極１３を形成する。そして、このメタルゲート電極１３をマスクにして、図３（Ｂ）に示すように、シリコン基板１にリン等のｎ型不純物をイオン注入する。
このイオン注入工程は、ｎ^＋Ｓ／Ｄ拡散層５のｅｘｔｅｎｓｉｏｎを形成するための工程である。このイオン注入工程の処理条件は、例えばドーズ量が４Ｅ＋１４ｃｍ^−２、注入エネルギーが５ＫｅＶ、打ち込み角度は、７゜である。
【００３５】
次に、このメタルゲート電極１３を含むシリコン基板１上にシリコン酸化膜またはシリコン窒化膜をＣＶＤによって堆積する。ここでも、成膜温度は例えば４００℃程度の低温とし、ノンドープシリコン層７へのドーパントの拡散が起こらないようにする。そして、この堆積したシリコン酸化膜をエッチバックして、図３（Ｃ）に示すように、メタルゲート電極１３の側壁にサイドウォールスペーサ１５を形成する。
【００３６】
次に、このサイドウォールスペーサ１５を形成したメタルゲート電極１３をマスクにして、シリコン基板１にヒ素等のｎ型不純物をイオン注入する。このイオン注入工程は、ｎ^＋Ｓ／Ｄ拡散層５のｄｅｅｐソース・ドレインを形成するための工程である。このイオン注入工程は、ｎ^＋Ｓ／Ｄ拡散層５のｄｅｅｐソース・ドレインを形成するための工程である。このイオン注入工程の処理条件は、例えばドーズ量が２Ｅ＋１５ｃｍ^−２、注入エネルギーが２５ＫｅＶ、打ち込み角度は、７゜である。
【００３７】
次に、このシリコン基板１を５００℃程度の低温でアニールして、ＬＤＤ構造のｎ^＋Ｓ／Ｄ拡散層５ａ及び５ｂを形成する。一般に、イオン注入後のアニールを５００℃程度の低温で行った場合、半導体基板のドーパントと絡んだ点欠陥が残留し、ドーパント濃度が高くなるほどリーク電流が増大することが知られている。しかしながら、このＭＩＳトランジスタ１００では、ｎ^＋Ｓ／Ｄ拡散層５ａ及び５ｂの下側が半導体基板１であり、従来型のＭＩＳトランジスタ９０（図７参照）と比べて、ドーパント濃度が低い。従って、ｎ^＋Ｓ／Ｄ拡散層５でのリーク電流を低減することができる。
【００３８】
次に、スパッタによって、このシリコン基板１上にＮｉを２０ｎｍ程度成膜する。そして、３００〜５００℃程度で熱処理を行い、Ｎｉシリサイド１６ａ及び１６ｂ（図１参照）をｎ＋Ｓ／Ｄ拡散層５ａ及び５ｂ上にそれぞれ形成する。続いて、塩酸過水溶液等で未反応Ｎｉを選択エッチング除去する。
次に、ＣＶＤによって、このシリコン基板１上に層間絶縁膜１７（図１参照）を約８０００Å程度堆積させる。そして、この層間絶縁膜１７上をＣＭＰ等によって平坦化処理する。さらに、リソグラフィ技術とドライエッチング技術によって、この層間絶縁膜１７にコンタクトホールを形成する。その後、このコンタクトホールを形成した層間絶縁膜１７上に、スパッタ法等によってアルミ合金膜等の金属膜を堆積する。そして、リソグラフィ技術とドライエッチング技術によって、このアルミ合金膜をパターニングして、配線層１９ａ及び１９ｂを形成する。このようにして、図１に示したｎ型のＭＩＳトランジスタを完成させる。
【００３９】
本発明によれば、ＳＯＩ基板にＭＩＳトランジスタを形成する場合と違って、バルクのシリコン基板１にＭＩＳトランジスタを形成しているので、ｎ^＋Ｓ／Ｄ拡散層５ａ及び５ｂのｅｘｔｅｎｓｉｏｎの厚さをエピタキシャルシリコン層７の厚さ以上にしても、低温固層エピタキシャル成長で再結晶化させることができる（ＳＯＩ基板を用いる場合には、絶縁層に到達する深さまで不純物をイオン注入してしまうと固層エピタキシャル成長に必要な単結晶シード層がなくなってしまうので、再結晶化が困難である。）。
【００４０】
従って、ｎ^＋Ｓ／Ｄ拡散層５ａ及び５ｂのｅｘｔｅｎｓｉｏｎと、ｄｅｅｐソース・ドレインをそれぞれ厚く形成することができ、ソース・ドレイン抵抗を減少させることができる。これにより、エレベートソース・ドレイン構造を採らなくても、シリサイドによる接合リークの問題を回避することができる。
また、上述したように、本発明によれば、従来方式のＭＩＳトランジスタ９０と比べて、ノンドープシリコン層７の直下には、シリコン基板１の基板濃度と比べて比較的高濃度なｐ^＋拡散層９が設けられているので、パンチスルーを防止することができる。さらに、ｎ^＋Ｓ／Ｄ拡散層５ａ及び５ｂの下側は比較的低濃度のため空乏層はシリコン基板１側に伸び、接合容量を低減することができる。
【００４１】
このように、本発明によれば、ソース・ドレイン抵抗、接合リーク、接合容量が小さく、かつ、短チャネル効果が抑制されたメタルゲートバルクＭＩＳＦＥＴを実現することができる。
（２）第２実施形態
上述の第１実施形態では、リソグラフィ技術によってｐ^＋拡散層９とメタルゲート電極１３との位置合わせを行う場合について説明した。しかしながら、周知のようにリソグラフィの重ね合わせの精度には限界があり、ＭＩＳトランジスタの微細化が進むにつれて、ｐ^＋拡散層９とメタルゲート電極１３の重ね合わせのずれが問題となる可能性がある。
【００４２】
図４（Ａ）〜図６（Ｃ）は第２実施形態に係るＭＩＳトランジスタ１００´の製造方法を示す工程図である。ここでは、上述したメタルゲート電極１３をｐ^＋拡散層９の上方に自己整合的に形成して、ＭＩＳトランジスタ１００´を形成する場合を想定する。従って、図４（Ａ）〜図６（Ｃ）において、図１に示したＭＩＳトランジスタ１００と同一の機能を有するものには同一の符号を付し、その詳細説明は省略する。
【００４３】
図４（Ａ）に示すように、まず始めに、ドーパント濃度の低いシリコン基板１を用意する。次に、このシリコン基板１に素子分離層３を形成し、さらにシリコン酸化膜（ＳｉＯ_２）５３とシリコン窒化膜（ＳｉＮ）５５を成膜する。シリコン酸化膜５３は、熱酸化で１０ｎｍ程度の厚さに形成する。また、シリコン窒化膜５５は、ＣＶＤによって１０ｎｍ程度の厚みに形成する。図４（Ａ）において、ＳｉＮ／ＳｉＯ_２の２層構造にするのは、図５（Ｂ）でシリコン酸化膜からなるサイドウォールを形成する際に、シリコン窒化膜５５上でエッチバックをストップさせるためである。このため、図４（Ａ）では、シリコン窒化膜５５の代わりにアモルファスシリコンを用いても良い。
【００４４】
次に、図４（Ｂ）に示すように、リソグラフィによって、ノンドープシリコン層７を形成する領域のみを開口するようなレジストパターン５７をシリコン窒化膜５５上に形成する。そして、このレジストパターン５７をマスクにして、ＳｉＮ／ＳｉＯ_２をドライエッチングし、シリコン基板１が露出するような開口部を形成する。
【００４５】
さらに、このＳｉＮ／ＳｉＯ_２の開口部から露出したシリコン基板１をドライエッチングして、深さ１０ｎｍ程度の溝部５９を形成する。図４（Ｂ）において、溝部５９の寸法幅は、例えば０．１μｍ程度である。
次に、パンチスルーストッパのための濃度高めの領域、ここではｐ^＋拡散層９を形成するために、レジストパターン５７をマスクにしてボロン等の不純物をイオン注入する。このイオン注入工程では、シリコン基板１としてＰＤＳＯＩ（ＰａｒｔｉａｌｌｙＤｅｐｌｅｔｅｄ−ＳＯＩ）用のＳＯＩ層厚めのウエーハを用いた場合には、不純物イオンを絶縁層（ＢＯＸ層）まで到達させる。また、このｐ^＋拡散層９の濃度、即ち、このイオン注入工程のドーズ量と、注入エネルギー等は、第１実施形態と同様に、短チャンネル効果抑制と、ソース・ドレイン耐圧の観点から決定する。イオン注入後に、レジストパターン５７をアッシングして除去する。そして、低温アニール、またはＲＴＡ（ｒａｐｉｄｔｈｅｒｍａｌａｎｎｅａｌ）で、溝部５９に注入したドーパントを活性化させて、図４（Ｃ）に示すように、ｐ^＋拡散層９を形成する。
【００４６】
次に、図５（Ａ）に示すように、このシリコン基板１に形成した溝部５９を埋め込むように、シリコン基板１の表面にノンドープシリコン膜７´を選択的にエピタキシャル成長させる。このノンドープシリコン膜７´の膜厚は、反転層以上の厚さがあれば良い。
次に、このシリコン基板１上にシリコン酸化膜を堆積しエッチバックして、ＳｉＮ／ＳｉＯ_２に設けられた開口部の側壁にサイドウォール６１を形成する。このサイドウォール６１によって、ゲート絶縁膜１１とメタルゲート電極１３との接合領域は、ｐ^＋拡散層９に対して狭められる。このサイドウォール６１の横方向の寸法幅を大きくすることによって、ゲート絶縁膜１１とメタルゲート電極との接合領域を、ＳｉＮ／ＳｉＯ_２に設けられた開口部の中心に向けて狭めることができ、メタルゲート電極とｐ^＋拡散層９との重ね合わせのマージンを増大させることができる。
【００４７】
そして、プラズマ窒化等により、低温でゲート絶縁膜１１を形成する。ゲート絶縁膜１１の形成後、ＴａＮ／Ｔａ／ＴａＮなどのｍｉｄ−ｇａｐ材料を成膜し、リソグラフィ技術とドライエッチング技術によってパターニングして、図５（Ｃ）に示すようにメタルゲート電極１３を形成する。
このｍｉｄ−ｇａｐ材料のパターニング工程では、露光マスク（レチクル）として、ＳｉＮ／ＳｉＯ_２をドライエッチングする際に用いた露光マスク、即ち、図４（Ｂ）で示したレジストパターン５７形成用の露光マスクをそのまま使用することができる。これにより、製造コストを抑制することができる。
【００４８】
また、シリコン基板１上のＳｉＮ／ＳｉＯ_２と、このＳｉＮ／ＳｉＯ_２の開口部に設けられたサイドウォール６１とによって、メタルゲート電極１３とｐ^＋拡散層９とが自己整合的に位置合わせされるので、リソグラフィ工程において多少合わせずれが発生した場合でも、メタルゲート電極１３をｐ^＋拡散層９の上方に再現性よく形成することができる。
【００４９】
メタルゲート電極１３を形成した後に、シリコン窒化膜５５を除去する。このシリコン窒化膜５５の除去は、例えば熱リン酸を用いて行う。続いて、シリコン酸化膜５３とサイドウォール６１を除去する。これらの除去は、例えばＤＨＦ（希フッ酸水溶液）を用いて行う。これにより、図６（Ａ）に示すように、シリコン基板１や素子分離層３の表面が露出する。
【００５０】
次に、図６（Ｂ）に示すように、このメタルゲート電極１３をマスクにして、ＴＩＬＴ（傾斜）をかけてシリコン基板１にリン等のｎ型不純物をイオン注入する。このイオン注入工程は、ｎ^＋Ｓ／Ｄ拡散層５のｅｘｔｅｎｓｉｏｎを形成するための工程である。この工程では、パンチスルーストッパとして機能するｐ^＋拡散層９をシリコン基板１に形成しているので、リン等のｎ型不純物を深く打ち込むことができる。これにより、ｐ^＋拡散層９がない場合と比べて、ソース・ドレイン抵抗を低減することができる。
【００５１】
この後の工程は、第１実施形態と同様である。即ち、メタルゲート電極１３を含むシリコン基板１上にシリコン酸化膜またはシリコン窒化膜をＣＶＤによって堆積する。そして、この堆積したシリコン酸化膜をエッチバックして、図６（Ｃ）に示すように、メタルゲート電極１３の側壁にサイドウォールスペーサ１５を形成する。
【００５２】
さらに、このサイドウォールスペーサ１５とメタルゲート電極１３をマスクにして、シリコン基板１にヒ素等のｎ型不純物をイオン注入する。そして、このシリコン基板１を５００℃程度の低温でアニールして、ＬＤＤ構造のｎ^＋Ｓ／Ｄ拡散層５ａ及び５ｂを形成する。この低温アニールによって、溝部に埋め込まれたノンドープシリコン膜７´の横方向の界面はｎ^＋Ｓ／Ｄ拡散層５ａ及び５ｂに取り込まれる。従って、ノンドープシリコン膜７´の界面の結晶性が悪くても、接合リークの問題は起こらない。
【００５３】
次に、Ｎｉシリサイド（図示せず）をｎ＋Ｓ／Ｄ拡散層５ａ及び５ｂ上に形成する。そして、ＣＶＤによって、このシリコン基板１上に層間絶縁膜（図示せず）を堆積させ、平坦化処理する。さらに、リソグラフィ技術とドライエッチング技術によって、この層間絶縁膜にコンタクトホールを形成する。その後、このコンタクトホールを形成した層間絶縁膜上にアルミ合金膜等を堆積しパターニングして、配線層（図示せず）を形成する。これにより、ＭＩＳトランジスタ１００´を完成させる。
【００５４】
本発明の第２実施形態に係るＭＩＳトランジスタ１００´の製造方法によれば、第１実施形態で説明したＭＩＳトランジスタ１００及びその製造方法と同様の作用効果を得ることができる。また、このＭＩＳトランジスタ１００´の製造方法によれば、シリコン酸化膜５３と、シリコン窒化膜５５と、サイドウォール６１とを用いてメタルゲート電極１３をｐ^＋拡散層９の上方に自己整合的に形成しているので、メタルゲート電極１３とｐ^＋拡散層９との重ね合わせのマージンを増大させることができる。この第２実施形態では、シリコン酸化膜５３とシリコン窒化膜５５（ＳｉＮ／ＳｉＯ_２）が本発明の絶縁膜に対応し、サイドウォール６１が本発明のサイドウォールに対応している。
【００５５】
なお、上述の第１、第２実施形態では、ＭＩＳトランジスタ１００及び１００´のゲート絶縁膜をシリコン窒化膜で構成する場合について説明したが、ゲート絶縁膜の構成材料はこれに限られることはない。例えば、ゲート絶縁膜はシリコン酸化膜でも良い。この場合には、ソース・ドレイン抵抗、接合容量、接合リークが小さく、かつ短チャンネル効果が抑制されたＭＯＳトランジスタを提供することができる。
【図面の簡単な説明】
【図１】ＭＩＳトランジスタ１００の構成例を示す断面図。
【図２】ＭＩＳトランジスタ１００の製造方法（その１）を示す工程図。
【図３】ＭＩＳトランジスタ１００の製造方法（その２）を示す工程図。
【図４】ＭＩＳトランジスタ１００´の製造方法（その１）を示す工程図。
【図５】ＭＩＳトランジスタ１００´の製造方法（その２）を示す工程図。
【図６】ＭＩＳトランジスタ１００´の製造方法（その３）を示す工程図。
【図７】従来例に係るＭＩＳトランジスタ９０の構成例を示す断面図。
【符号の説明】
１シリコン基板、３素子分離層、５ａ、５ｂｎ^＋Ｓ／Ｄ拡散層、７ノンドープシリコン層、７´ ノンドープシリコン膜、９ｐ^＋拡散層、１１ゲート絶縁膜、１３メタルゲート電極、１５サイドウォールスペーサ、１６ａ、１６ｂＮｉシリサイド、１７層間絶縁膜、１９ａ、１９ｂ配線層、４１、５７レジストパターン、５３シリコン酸化膜、５５シリコン窒化膜、５９溝部、６１サイドウォール、１００、１００´ ＭＩＳトランジスタ

Claims

半導体基板と、
前記半導体基板上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極部と、
前記ゲート電極部下から露出した半導体基板に設けられたソース／ドレイン拡散層と、
チャネル領域下の半導体基板に設けられた不純物拡散層とを備え、
前記不純物拡散層は前記ソース／ドレイン拡散層下の半導体基板と同一導電型であり、かつ、当該不純物拡散層の不純物濃度は該ソース／ドレイン拡散層下の半導体基板よりも高濃度であることを特徴とする半導体装置。
前記半導体基板はシリコン基板と、当該シリコン基板上に設けられたシリコン層とからなり、
前記シリコン基板の所定領域に前記不純物拡散層が設けられ、該不純物拡散層上のシリコン層が前記チャネル領域となることを特徴とする請求項１に記載の半導体装置。
シリコン基板の所定領域に当該シリコン基板と同一導電型の不純物拡散層を形成する工程と、
前記不純物拡散層が形成されたシリコン基板上にシリコン層を形成する工程と、
前記シリコン層上にゲート絶縁膜を形成する工程と、
前記不純物拡散層上方のゲート絶縁膜上にゲート電極部を形成する工程と、
前記ゲート電極部下から露出したシリコン層及びシリコン基板にソース／ドレイン拡散層を形成する工程とを有し、
前記不純物拡散層を形成する工程では、
当該不純物拡散層の不純物濃度を前記ソース／ドレイン拡散層下のシリコン基板よりも高濃度にすることを特徴とする半導体装置の製造方法。
シリコン基板の所定領域のみを開口し他の領域を覆うような絶縁膜を該シリコン基板上に形成する工程と、
前記シリコン基板の絶縁膜下から露出した領域に当該シリコン基板と同一導電型の不純物拡散層を形成する工程と、
前記絶縁膜下から露出した領域であって前記不純物拡散層が形成されたシリコン基板を所定の厚さだけエッチングして溝部を形成する工程と、
前記溝部を埋め込むようにシリコン基板上にシリコン層を形成する工程と、
前記シリコン層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極部を形成する工程と、
前記ゲート電極部下から露出したシリコン層及びシリコン基板にソース／ドレイン拡散層を形成する工程とを有し、
前記不純物拡散層を形成する工程では、
当該不純物拡散層の不純物濃度を前記ソース／ドレイン拡散層下のシリコン基板よりも高濃度にすることを特徴とする半導体装置の製造方法。
前記ゲート絶縁膜を形成した後で、前記絶縁膜の開口部の側壁に絶縁性のサイドウォールを形成し、その後、当該サイドウォールを覆うように前記ゲート電極部を形成することを特徴とする請求項４に記載の半導体装置の製造方法。