JPH11177103A - 半導体装置 - Google Patents

半導体装置

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JPH11177103A
JPH11177103A JP9362498A JP36249897A JPH11177103A JP H11177103 A JPH11177103 A JP H11177103A JP 9362498 A JP9362498 A JP 9362498A JP 36249897 A JP36249897 A JP 36249897A JP H11177103 A JPH11177103 A JP H11177103A
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thin film
semiconductor device
drain
source
layer
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Hideaki Onishi
秀明 大西
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Abstract

(57)【要約】 【課題】 デバイスの構造を複雑にすることなく、また
デバイスの特性に悪影響を及ぼすことなくＳＯＩデバイ
スのソース／ドレイン上でのシリサイドの細線化効果に
よるシリサイド抵抗の上昇を抑える。 【解決手段】 シリコン基板１の上に形成された絶縁体
薄膜２と、この絶縁体上に形成されたシリコン薄膜を有
する基板を備えたＭＯＳデバイスにおいて、上記ＭＯＳ
デバイスは第一導電型のチャネル領域４と、上記絶縁体
薄膜まで達する拡散深さを有する第二導電型のソース／
ドレイン領域１０と、ソース／ドレインの一部を覆う高
融点金属シリサイド１４を備え、上記高融点シリサイド
と上記絶縁体薄膜の間のシリコン薄膜はポリシリコン層
１２であることを特徹とする半導体装置。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特にＳＯＩ型の半導体装置に関するものである。
【０００２】
【従来の技術】ＳＯＩ（Ｓｉｌｉｃｏｎ−Ｏｎ−Ｉｎｓ
ｕｌａｔｏｒ）デバイスは、素子分離の容易さや、ラッ
チアップフリーであること、ソース／ドレインの接合容
量が低減できること等から、その有用性が注目されてい
る。しかし、１００ｎｍ以下の薄膜ＳＯＩ上にＭＯＳデ
バイスを形成する場合には、ソース／ドレインの抵抗が
非常に大きくなるため、ソース／ドレインを低抵抗化す
る為の技術が必須となる。低抵抗化の為の技術として
は、Ｔｉ等の高融点金属シリサイド技術が最も広く用い
られている。
【０００３】図４に、例えば１９９５ ＩＥＥＥ ＳＯ
Ｉ Ｃｏｎｆ．ｐ３０に示されている、薄膜ＳＯＩ上に
形成したＭＯＳデバイスにチタンシリサイドを形成した
場合の一般例を示す。図４において、１はＳｉ基板、２
は埋込酸化膜、３はフィールド酸化膜、４はＮＭＯＳの
チャネル部となるＰ−層、５はＰＭＯＳのチャネル部と
なるＮ−層、１０はＮＭＯＳのソース／ドレインとなる
Ｎ＋層、１１はＰＭＯＳのソーース／ドレインとなるＰ
＋層であり、６はゲート酸化膜、７はゲートポリ、８は
サイドウォール、１４はチタンシリサイド（ＴｉＳｉ
2）である。
【０００４】一般的に１０、１１のＮ＋層、Ｐ＋層はジ
ャンクションリーク等の問題が無いように単結晶Ｓｉ層
の状態が保たれるように形成される。特にＮＭＯＳのソ
ース／ドレインの注入は、ソース／ドレインが完全にア
モルファス化しないようにリンを用いるのが望ましいと
されている。
【０００５】
【発明が解決しようとする課題】上記の一般例において
問題点となるのは、単結晶Ｓｉの状態を保ったソース／
ドレイン上にシリサイドを形成しようとすると、特にＮ
ＭＯＳにおいてはドーパントであるリンやヒ素がシリサ
イド反応を抑制する為に、図５に示すようにソース／ド
レインの繰幅が小さくなると急激にシリサイド准抗が上
昇する細線化効果が顕著になる。このような細線化効果
によるシリサイド抵抗の上昇は、特にハーフミクロン世
代以降のＬＳＩでは動作速度に重大な影響を及ぼす。
【０００６】本発明の目的は、デバイスの構造を複雑に
することなく、またデバイスの特性に悪影響を及ぼすこ
となくＳＯＩデバイスのソース／ドレイン上でのシリサ
イドの細線化効果によるシリサイド抵抗の上昇を抑える
ことである。
【０００７】
【課題を解決するための手段】前記課題を解決するた
め、本発明では、表面に絶縁体薄膜を有するＳＯＩ基板
構造の素子基板上に形成されたＭＯＳトランジスタを含
む半導体装置において、ＭＯＳトランジスタは第一導電
型のチャネル領域と、絶縁体薄膜まで達する拡散探さを
有する第二導電型のソース／ドレイン領域と、ソース／
ドレインの一部を覆う高融点金属シリサイドを備え、高
融点金属シリサイドと絶縁体薄膜との間にポリシリコン
層を設けた構成とした。ＳＯＩ基板は、シリコン基板
と、このシリコン基板上に形成された絶縁体薄膜と、こ
の絶縁体薄膜上に形成されたシリコン薄膜とを含む構成
とすることもできる。ポリシリコン層は、イオン注入と
高温アニールにより形成されている構成とすることもで
きる。ＭＯＳトランジスタは、ＰＭＯＳトランジスとＮ
ＭＯＳトランジスタとを有する構成とすることもでき
る。ポリシリコン層は、ＮＭＯＳトランジスタの素子領
域にのみ形成されている構成とすることもできる。ポリ
シリコン層は、ＮＭＯＳトランジスタ及びＰＭＯＳトラ
ンジスの両方の素子領域に形成されている構成とするこ
ともできる。ポリシリコン層と、トランジスタのチャネ
ル部との間に単結晶シリコン層が形成されている構成と
することもできる。ＳＯＩ基板の絶縁体薄膜上に形成さ
れたシリコン薄膜の一部を、高融点金属シリサイドとポ
リシリコン層に変化させた構成とするのが好適である。
【０００８】本発明においては、ソース／ドレインのチ
タンシリサイド形成部のみをポリシリコン化し、その上
にシリサイドを形成するために、図６に示すようにＮＭ
ＯＳのソース／ドレイン部の細線化効果を抑制すること
が出来る。また本発明の方法ならば、デバイスの構造や
製法を複雑化すること無く、またデバイス特性に悪影響
を及ぼすこと無く、チタンシリサイドの細線化効果を抑
制することが出来る。またこの構造は、ＳＯＩトランジ
スタ特有の寄生バイポーラ効果の抑制に有効である。
【０００９】
【発明の実施の形態】以下、本発明の好適な実施の形態
について図面を参照して説明する。図１は本発明を適用
した半導体装置の断面図である。本発明の半導体装置
は、図１に示すように、ＮＭＯＳのソース／ドレインの
チタンシリサイド形成領域にＮ＋ポリシリコン層１２を
形成し、その上にＴｉＳｉ2１４を形成している。
【００１０】ＮＭＯＳにおいて、シリサイド形成領域の
Ｎ＋層はＮ＋ｐｏｌｙ−Ｓｉ層１２であり、ポリシリコ
ンは単結晶Ｓｉと異なり結晶粒界が存在し、この結晶粒
界での粒界拡散によってシリサイド反応が促進されるた
めに、従来例のような細線化効果が抑制され、図６に示
すようにハーフミクロン級の線幅でも低抵抗のシリサイ
ドが形成される。また、本発明においてはチャネル領域
と接するＮ＋層１０は単結晶状態であるために、ジャン
クションリーク等のデバイス特性への悪影響は見られな
い。
【００１１】またＳＯＩトランジスタには、トランジス
タ動作時にドレイン電界により発生したホールがチャネ
ル部の電位を引き下げるために、トランジスタのドレイ
ン電流−ドレイン電圧特性にキンクが観測されたり、ド
レイン耐圧が低下したりする寄生バイポーラ効果が起こ
りやすい。
【００１２】しかしこの構造では、ソースのシリサイド
下のポリシリコン部がドレイン電界で発生したホールの
再結合中心として作用しホールの吸収効率を高めるた
め、寄生パイボーラ効果を抑制することができる。
【００１３】次に、図１に示す半導体装置の製造方法の
一例を図２の製造工程の断面図を用いて説明する。
【００１４】ＳＯＩ基板のＳｉ層を所望の厚さ、例えば
５０ｎｍに薄膜化し公知の方法例えばＬＯＣＯＳ法によ
りフィールド酸化膜３を形成して素子分離を行い、フォ
トレジストをマスクとしてＮＭＯＳ用にはポロンを、Ｐ
ＭＯＳ用にはリンをそれぞれ１０１７〜１０１８ｃｍ-3
程度の濃度注入し、Ｐ−層４とＮ−層５を形成する［図
２（ａ）］。
【００１５】次に、熱酸化法により例えば７ｎｍのゲー
ト酸化膜を形成し、ポリシリコンをＣＶＤ法により例え
ば１５０ｎｍ被着し、リソグラフイー工程と異方牲エッ
チングによりゲートポリ７を形成する。
【００１６】次に、ＣＶＤ法により例えば１００ｎｍの
酸化膜を被着しこれをエッチバックしてサイドウォール
８を形成する［図２（ｂ）］。
【００１７】次に、ＮＭＯＳのソース／ドレイン形成用
のフォトレジスト１３をパターニングし、イオン注入に
よるアモルファス化層を形成しやすい、質量の大きいド
ーバント例えばヒ素を５０ｋｅｖ程度のエネルギーで例
えば５×１０２０ｃｍ-3程度の濃度になるよう注入し、
高濃度にＮ型にドーピングされたアモルファス化層９を
形成する［図２（ｃ）］。
【００１８】そして、ＰＭＯＳ形成用のフォトレジスト
１３をバターニングして、例えば、ＢＦ２を３０ｋｅｖ
の注入エネルギーで５×１０２０ｃｍ-3程度の濃度にな
るように注入する［図２（ｄ）］。
【００１９】そして不純物の活性化の為のＲＴＡを例え
ば１０００℃、１０秒行うと、ＮＭＯＳではアモルファ
ス化層はＮ＋ポリシリコン層１２となり、ドーパントの
横方向拡散とチャネル部の単結晶Ｓｉ層からの固層エピ
成長により、チャネルのＰ−層４と接する部分は単結晶
Ｓｉ層であるＮ＋層１０が形成される。またＰＭＯＳに
はアモルファス化層は形成されていないので、ソース／
ドレイン領域全体が単結晶層であるＰ＋層１１となる
［図２（ｅ）］。
【００２０】そして公知の方法によりソース／ドレイン
及びゲートポリ上にＴｉＳｉ2１４が形成される。チタ
ンシリサイドの形成方法としては、例えばＴｉを２０ｎ
ｍスパッタし、窒素雰囲気中で７００℃でＲＴＡにより
Ｃ４９相のＴｉＳｉ2を形成し、絶縁膜状に形成される
ＴｉＮを、例えばＮＨ4ＯＨ＋Ｈ2Ｏ2＋Ｈ2Ｏ溶液により
選択的にエッチングし、窒素雰囲気中で８００℃でＲＴ
Ａにより低抵抗のＣ５４相のＴｉＳｉ2１４を形成する
［図２（ｆ）］。
【００２１】この後、公知の方法により金属配線が形成
される。
【００２２】図３は本発明の他の実施の形態に係る半導
体装置の断面図である。本案施例が先の実施例と相違す
る点は、ＰＭＯＳのシリサイド形成領域のＰ＋層がＰ＋
ポリシリコン層１５となっている点である。
【００２３】この構造は図２（ｂ）の状態でマスクを用
いずに、例えばヒ素を注入エネルギー５０ｋｅｖで１×
１０２０程度の濃度になるように注入し、ＮＭＯＳ、Ｐ
ＭＯＳ両方のソース／ドレイン領域をアモルファス化
し、後は第一の実施例と同じ工程を経ることにより、図
３の構造が形成される。
【００２４】なお、ＰＭＯＳに注入されたヒ素はソース
／ドレイン形成用のＢＦ２により打ち返されることにな
る。ＰＭＯＳの場合、もともと細線化効果はＮＭＯＳに
比べ弱いので、ＮＭＯＳ程の劇的な低抵抗化はしない
が、より低抵抗のシリサイドがイオン注入工程を付加す
ることにより得られることになる。
【００２５】実施例ではチタンシリサイドを用いた場合
について説明したが、本発明はコバルト、ニッケルその
他の高融点金属シリサイドにも適用可能なものである。
【００２６】
【発明の効果】第一の効果はポリシリコン上にシリサイ
ドを形成するために、薄膜ＳＯＩ上でも細線効果が抑制
された低抵抗なシリサイドが形成できることである。
【００２７】また、第二の効果は、本発明は複雑な構造
や複雑な工程を用いることなく薄膜ＳＯＩデバイスのソ
ース／ドレインの低抵抗化が可能であることである。
【００２８】第三の効果はソース／ドレイン領域のチャ
ネル部と接する部分は単結晶であるためにジャンクショ
ンリーク等のデバイス特性への悪影響が見られないこと
である。
【００２９】第四の効果はＳＯＩトランジスタの寄生バ
イポーラ効果を抑制することが出来ることである。
【図面の簡単な説明】
【図１】本発明の実施の形態に係るＣＭＯＳデバイスの
断面図である。
【図２】本発明の実施の形態に係るＣＭＯＳデバイスの
製造方法を説明するための工程断面図である。
【図３】本発明の実施の形態に係るＣＭＯＳデバイスの
製造方法を説明するための工程断面図である。
【図４】本発明の実施の形態に係るＣＭＯＳデバイスの
製造方法を説明するための工程断面図である。
【図５】本発明の実施の形態に係るＣＭＯＳデバイスの
製造方法を説明するための工程断面図である。
【図６】本発明の実施の形態に係るＣＭＯＳデバイスの
製造方法を説明するための工程断面図である。
【図７】本発明の実施の形態に係るＣＭＯＳデバイスの
製造方法を説明するための工程断面図である。
【図８】本発明の他の実施の形態に係るＣＭＯＳデバイ
スの断面図である。
【図９】従来技術を説明するための断面図である。
【図１０】従来技術に係る細線効果を説明するためのグ
ラフである。
【図１１】本発明の実施の形態に係る細線効果を説明す
るためのグラフである。
【符号の説明】
１ Ｓｉ基板 ２ 埋込酸化膜 ３ フィールド酸化膜 ４ Ｐ−層（チャネル部） ５ Ｎ−層（チャネル部） ６ ゲート酸化膜 ７ ゲートポリ ８ サイドウォール ９ アモルファス化層（Ｎ＋） １０ Ｎ＋層（ソース／ドレイン） １１ Ｐ＋層（ソース／ドレイン） １２ Ｎ＋ポリシリコン層（ソース／ドレイン） １３ フォトレジスト １４ ＴｉＳｉ2 １５ Ｐ＋ポリシリコン層（ソース／ドレイン）

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 表面に絶縁体薄膜を有するＳＯＩ基板構
    造の素子基板上に形成されたＭＯＳトランジスタを含む
    半導体装置において、前記ＭＯＳトランジスタは第一導
    電型のチャネル領域と、前記絶縁体薄膜まで達する拡散
    探さを有する第二導電型のソース／ドレイン領域と、ソ
    ース／ドレインの一部を覆う高融点金属シリサイドを備
    え、前記高融点金属シリサイドと前記絶縁体薄膜との間
    にポリシリコン層を設けたことを特徴とする半導体装
    置。
  2. 【請求項２】 前記ＳＯＩ基板は、シリコン基板と、こ
    のシリコン基板上に形成された絶縁体薄膜と、この絶縁
    体薄膜上に形成されたシリコン薄膜とを含むことを特徴
    とする、請求項１記載の半導体装置。
  3. 【請求項３】 前記ポリシリコン層は、イオン注入と高
    温アニールにより形成されていることを特徴とする、請
    求項１又は２記載の半導体装置。
  4. 【請求項４】 前記ＭＯＳトランジスタは、ＰＭＯＳト
    ランジスとＮＭＯＳトランジスタとを有することを特徴
    とする、請求項１〜３記載の半導体装置。
  5. 【請求項５】 前記ポリシリコン層は、ＮＭＯＳトラン
    ジスタの素子領域にのみ形成されていることを特徴とす
    る、請求項１〜４記載の半導体装置。
  6. 【請求項６】 前記ポリシリコン層は、ＮＭＯＳトラン
    ジスタ及びＰＭＯＳトランジスの両方の素子領域に形成
    されていることを特徴とする、請求項１〜４記載の半導
    体装置。
  7. 【請求項７】 前記ポリシリコン層と、トランジスタの
    チャネル部との間に単結晶シリコン層が形成されている
    ことを特徴とする、請求項１〜６記載の半導体装置。
  8. 【請求項８】 前記ＳＯＩ基板の絶縁体薄膜上に形成さ
    れたシリコン薄膜の一部を、前記高融点金属シリサイド
    と前記ポリシリコン層に変化させていることを特徴とす
    る、請求項２〜７記載の半導体装置
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