JP3233214B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、主にシリサイドの形成工程に特徴を有する半
導体装置の製造方法に関する。
法に関し、主にシリサイドの形成工程に特徴を有する半
導体装置の製造方法に関する。
【０００２】
【従来の技術】半導体装置、特にＭＯＳデバイスの製造
においては、ソース・ドレインやゲート電極の抵抗を低
減することが重要な課題の一つとなっている。従来、ソ
ース・ドレインやゲート電極の抵抗を低減するために
は、ソース・ドレイン及びゲート電極上にシリサイドを
形成する方法が採用されており、そのシリサイドにはＴ
ｉＳｉ2が最も広く用いられている。
においては、ソース・ドレインやゲート電極の抵抗を低
減することが重要な課題の一つとなっている。従来、ソ
ース・ドレインやゲート電極の抵抗を低減するために
は、ソース・ドレイン及びゲート電極上にシリサイドを
形成する方法が採用されており、そのシリサイドにはＴ
ｉＳｉ2が最も広く用いられている。
【０００３】しかしながら、このようなシリサイドを形
成する方法では、ソース・ドレイン及びゲートの線幅が
狭くなると急激にシリサイドの抵抗が上昇するという細
線効果が顕著になる。そのため、サブハーフミクロン世
代の微細デバイスにこの方法を適用した場合には低抵抗
化の効果は十分とは言えない。
成する方法では、ソース・ドレイン及びゲートの線幅が
狭くなると急激にシリサイドの抵抗が上昇するという細
線効果が顕著になる。そのため、サブハーフミクロン世
代の微細デバイスにこの方法を適用した場合には低抵抗
化の効果は十分とは言えない。
【０００４】そのため、ソース・ドレイン及びゲートを
形成後、シリサイドの形成前に、全面にヒ素を注入して
ソース・ドレイン及びゲートの上部をアモルファス化す
るアモルファス化注入という手法（１９９２ ＶＬＳＩ
Ｓｙｍｐ．ｏｎ Ｔｅｃｈ．ｐ．６６−６７）が用い
られ、その適用例が特開平８−３３０２５３号公報等に
開示されている。
形成後、シリサイドの形成前に、全面にヒ素を注入して
ソース・ドレイン及びゲートの上部をアモルファス化す
るアモルファス化注入という手法（１９９２ ＶＬＳＩ
Ｓｙｍｐ．ｏｎ Ｔｅｃｈ．ｐ．６６−６７）が用い
られ、その適用例が特開平８−３３０２５３号公報等に
開示されている。
【０００５】アモルファス化注入法をＣＭＯＳデバイス
の製造に適用した一例を図３を用いて説明する。
の製造に適用した一例を図３を用いて説明する。
【０００６】図３（ａ）に示すように、ＣＭＯＳが公知
の方法で形成された半導体基板表面に、アモルファス化
層を形成しやすい比較的質量の大きいドーパントである
ヒ素等を用いて、イオン注入の飛程Ｒｐがソース・ドレ
イン９、１０の表面付近にとどまるようなエネルギーと
ドーズ量でイオン注入を行う。これにより、図３（ｂ）
に示すように、ソース・ドレイン９、１０とゲート電極
７の上部にアモルファス化層１１が形成される。その
後、図３（ｃ）に示すように、公知の方法でソース・ド
レインとゲート電極の上部にシリサイド層１２を形成す
る。ここで、ヒ素のイオン注入においてＲｐが表面近傍
にとどまるように制御する理由は、Ｒｐがソース・ドレ
インより深い位置まで達すると、不純物であるヒ素がソ
ース・ドレインを突き抜けてジャンクションリーク等を
引き起こし、素子特性が変動したり悪化したりするため
である。
の方法で形成された半導体基板表面に、アモルファス化
層を形成しやすい比較的質量の大きいドーパントである
ヒ素等を用いて、イオン注入の飛程Ｒｐがソース・ドレ
イン９、１０の表面付近にとどまるようなエネルギーと
ドーズ量でイオン注入を行う。これにより、図３（ｂ）
に示すように、ソース・ドレイン９、１０とゲート電極
７の上部にアモルファス化層１１が形成される。その
後、図３（ｃ）に示すように、公知の方法でソース・ド
レインとゲート電極の上部にシリサイド層１２を形成す
る。ここで、ヒ素のイオン注入においてＲｐが表面近傍
にとどまるように制御する理由は、Ｒｐがソース・ドレ
インより深い位置まで達すると、不純物であるヒ素がソ
ース・ドレインを突き抜けてジャンクションリーク等を
引き起こし、素子特性が変動したり悪化したりするため
である。
【０００７】この方法によれば、図３（ｂ）に示すよう
に、ソース・ドレイン及びゲート電極の上部がアモルフ
ァス化され、シリサイド反応が促進されるため、シリサ
イド層の抵抗が低下し、細線効果をある程度は抑制する
ことができる。
に、ソース・ドレイン及びゲート電極の上部がアモルフ
ァス化され、シリサイド反応が促進されるため、シリサ
イド層の抵抗が低下し、細線効果をある程度は抑制する
ことができる。
【０００８】
【発明が解決しようとする課題】しかしながら、この方
法は、ヒ素を注入することによりＰＭＯＳのソース・ド
レイン１０全体の寄生抵抗を悪化させるという問題を有
している。これは、図３（ａ）に示すように、ＣＭＯＳ
のソース・ドレインの表面付近にのみヒ素の注入を行う
ことによってアモルファス化を行っているため、シリサ
イド層の形成時あるいは形成後において、注入されたヒ
素がシリサイド層とソース・ドレインのシリコン層との
界面に偏析する。またアモルファス化するための相当量
のヒ素を、ソース・ドレイン領域内にＲｐがとどまるよ
うに注入しているため偏析するヒ素量は大きい。このよ
うなヒ素の偏析は寄生抵抗の要因となるため、トランジ
スタ性能が低下し、また信頼性や歩留まりが低下すると
いう問題を引き起こしている。
法は、ヒ素を注入することによりＰＭＯＳのソース・ド
レイン１０全体の寄生抵抗を悪化させるという問題を有
している。これは、図３（ａ）に示すように、ＣＭＯＳ
のソース・ドレインの表面付近にのみヒ素の注入を行う
ことによってアモルファス化を行っているため、シリサ
イド層の形成時あるいは形成後において、注入されたヒ
素がシリサイド層とソース・ドレインのシリコン層との
界面に偏析する。またアモルファス化するための相当量
のヒ素を、ソース・ドレイン領域内にＲｐがとどまるよ
うに注入しているため偏析するヒ素量は大きい。このよ
うなヒ素の偏析は寄生抵抗の要因となるため、トランジ
スタ性能が低下し、また信頼性や歩留まりが低下すると
いう問題を引き起こしている。
【０００９】また、浅い接合化が進んでいる近年のデバ
イスの製造においては、ソース・ドレインが浅くなるほ
ど、相当量の不純物をソース・ドレイン中にとどまるよ
うにイオン注入することは困難となり、不純物がソース
・ドレインを突き抜けてジャンクションリーク等の問題
を起しやすくなる。その結果、素子特性の変動や悪化が
起こり、信頼性や歩留まりが低下する。
イスの製造においては、ソース・ドレインが浅くなるほ
ど、相当量の不純物をソース・ドレイン中にとどまるよ
うにイオン注入することは困難となり、不純物がソース
・ドレインを突き抜けてジャンクションリーク等の問題
を起しやすくなる。その結果、素子特性の変動や悪化が
起こり、信頼性や歩留まりが低下する。
【００１０】そこで本発明の目的は、シリサイド層の細
線効果を抑えてソース・ドレインやゲート電極の抵抗を
低減するとともに、寄生抵抗を抑え、優れた素子特性を
有した微細な半導体装置を製造する方法を提供すること
にある。
線効果を抑えてソース・ドレインやゲート電極の抵抗を
低減するとともに、寄生抵抗を抑え、優れた素子特性を
有した微細な半導体装置を製造する方法を提供すること
にある。
【００１１】
【課題を解決するための手段】本発明は、絶縁体上にシ
リコン層が形成されたＳＯＩ構造を有するＳＯＩ基板を
用いた半導体装置の製造方法において、該ＳＯＩ基板
に、ゲート絶縁膜、ゲート電極およびソース・ドレイン
を形成する工程と、イオン注入の飛程Ｒｐが該シリコン
層より深い位置に達するようにイオン注入を行ってソー
ス・ドレインのシリコン層をアモルファス化する工程
と、ソース・ドレイン上に高融点金属を堆積する工程
と、該高融点金属とアモルファス化されたシリコン層と
を熱処理により反応させてソース・ドレイン上にシリサ
イド層を形成する工程を有することを特徴とする半導体
装置の製造方法に関する。
リコン層が形成されたＳＯＩ構造を有するＳＯＩ基板を
用いた半導体装置の製造方法において、該ＳＯＩ基板
に、ゲート絶縁膜、ゲート電極およびソース・ドレイン
を形成する工程と、イオン注入の飛程Ｒｐが該シリコン
層より深い位置に達するようにイオン注入を行ってソー
ス・ドレインのシリコン層をアモルファス化する工程
と、ソース・ドレイン上に高融点金属を堆積する工程
と、該高融点金属とアモルファス化されたシリコン層と
を熱処理により反応させてソース・ドレイン上にシリサ
イド層を形成する工程を有することを特徴とする半導体
装置の製造方法に関する。
【００１２】
【発明の実施の形態】以下、本発明の好適な実施の形態
について説明する。
について説明する。
【００１３】本発明の主な特徴は、アモルファス化のた
めのイオン注入工程において、Ｒｐが、ＳＯＩ基板のソ
ース・ドレイン領域のシリコン層より深い位置に達する
ようにイオン注入を行うことにある。
めのイオン注入工程において、Ｒｐが、ＳＯＩ基板のソ
ース・ドレイン領域のシリコン層より深い位置に達する
ようにイオン注入を行うことにある。
【００１４】ここで、Ｒｐとは、イオン注入の平均射影
（進入深さ）をいう。
（進入深さ）をいう。
【００１５】アモルファス化のためのイオン注入を行う
工程において、Ｒｐは、前記絶縁体内にとどまるように
アモルファス化イオン注入を行うことが好ましい。さら
に、アモルファス化イオン注入によるドーパント（不純
物）の深さ方向の濃度分布のピークが絶縁体中に位置す
るようにアモルファス化イオン注入を行うことが好まし
い。これにより、ソース・ドレイン中の、アモルファス
化イオン注入による不純物の濃度を抑えることができ、
この不純物に起因するソース・ドレインとシリサイド界
面の寄生抵抗の発生を抑制できる。
工程において、Ｒｐは、前記絶縁体内にとどまるように
アモルファス化イオン注入を行うことが好ましい。さら
に、アモルファス化イオン注入によるドーパント（不純
物）の深さ方向の濃度分布のピークが絶縁体中に位置す
るようにアモルファス化イオン注入を行うことが好まし
い。これにより、ソース・ドレイン中の、アモルファス
化イオン注入による不純物の濃度を抑えることができ、
この不純物に起因するソース・ドレインとシリサイド界
面の寄生抵抗の発生を抑制できる。
【００１６】本発明において、アモルファス化のための
イオン注入のドーパント（不純物）としては、ヒ素、ア
ンチモン、ゲルマニウム、インジウム等を用いることが
できる。
イオン注入のドーパント（不純物）としては、ヒ素、ア
ンチモン、ゲルマニウム、インジウム等を用いることが
できる。
【００１７】本発明において、シリサイド層の形成のた
めに用いる高融点金属としては、Ｔｉ（チタン）、Ｃｏ
（コバルト）、Ｎｉ（ニッケル）等を用いることができ
る。
めに用いる高融点金属としては、Ｔｉ（チタン）、Ｃｏ
（コバルト）、Ｎｉ（ニッケル）等を用いることができ
る。
【００１８】また、本発明においては、シリサイド層の
形成後、熱アニールを行うことが好ましい。この工程
は、シリサイド層をＣ４９相から低抵抗のＣ５４相へ変
換するために行う。
形成後、熱アニールを行うことが好ましい。この工程
は、シリサイド層をＣ４９相から低抵抗のＣ５４相へ変
換するために行う。
【００１９】本発明は、ＳＯＩ基板上にＭＯＳトランジ
スタ、特にＣＭＯＳ回路を形成する場合に好適である。
スタ、特にＣＭＯＳ回路を形成する場合に好適である。
【００２０】本発明は、例えば以下のプロセスにより行
うことができる。
うことができる。
【００２１】ＳＯＩ基板に、ゲート絶縁膜、ゲート電極
およびソース・ドレインを形成する工程、Ｒｐが該シリ
コン層より深い位置に達するようにアモルファス化のた
めのイオン注入を行う工程、高融点金属を堆積する工
程、シリサイド層を形成するための熱処理を行う工程を
この順で行うことができる。なお、高融点金属を堆積す
る工程は、アモルファス化のためのイオン注入を行う工
程の前に行ってもよい。
およびソース・ドレインを形成する工程、Ｒｐが該シリ
コン層より深い位置に達するようにアモルファス化のた
めのイオン注入を行う工程、高融点金属を堆積する工
程、シリサイド層を形成するための熱処理を行う工程を
この順で行うことができる。なお、高融点金属を堆積す
る工程は、アモルファス化のためのイオン注入を行う工
程の前に行ってもよい。
【００２２】以下、図面を用いて本発明の好適な実施の
形態についてより具体的に説明する。
形態についてより具体的に説明する。
【００２３】図１（ａ）に示すように、シリコン基板等
の半導体基板１上に厚さ１００ｎｍ程度のシリコン酸化
膜等からなる埋め込み絶縁膜２が形成され、さらにその
上にシリコン層が形成されたＳＯＩ（Silicon On Insul
ator）構造を有するＳＯＩ基板を準備し、このＳＯＩ基
板表面のシリコン層を５０ｎｍ程度に薄膜化し、ＬＯＣ
ＯＳ法などの公知の方法でフィールド酸化膜（素子分離
膜）３を形成して素子分離を行う。次いで、フォトレジ
ストをマスクとしてＮＭＯＳ形成用にはボロンを、ＰＭ
ＯＳ形成用にはリンを、それぞれ１０17〜１０18ｃｍ-3
程度の濃度になるように注入し、Ｐ−層４とＮ−層５を
形成する。
の半導体基板１上に厚さ１００ｎｍ程度のシリコン酸化
膜等からなる埋め込み絶縁膜２が形成され、さらにその
上にシリコン層が形成されたＳＯＩ（Silicon On Insul
ator）構造を有するＳＯＩ基板を準備し、このＳＯＩ基
板表面のシリコン層を５０ｎｍ程度に薄膜化し、ＬＯＣ
ＯＳ法などの公知の方法でフィールド酸化膜（素子分離
膜）３を形成して素子分離を行う。次いで、フォトレジ
ストをマスクとしてＮＭＯＳ形成用にはボロンを、ＰＭ
ＯＳ形成用にはリンを、それぞれ１０17〜１０18ｃｍ-3
程度の濃度になるように注入し、Ｐ−層４とＮ−層５を
形成する。
【００２４】次に、ゲート酸化膜６となる酸化膜を厚さ
６ｎｍ程度に形成し、さらにゲート電極７となるポリシ
リコン層をＣＶＤ法により厚さ１５０ｎｍ程度に形成す
る。このポリシリコン層および酸化膜をリソグラフィー
工程において異方性エッチングを行いゲート電極７及び
ゲート酸化膜６を形成する。続いて、シリコン酸化膜等
の絶縁膜を例えばＣＶＤ法により厚さ１００ｎｍに堆積
し、異方性エッチングによりエッチバックしてサイドウ
ォール８を形成する。以上のようにして図１（ｂ）に示
す構造を形成する。
６ｎｍ程度に形成し、さらにゲート電極７となるポリシ
リコン層をＣＶＤ法により厚さ１５０ｎｍ程度に形成す
る。このポリシリコン層および酸化膜をリソグラフィー
工程において異方性エッチングを行いゲート電極７及び
ゲート酸化膜６を形成する。続いて、シリコン酸化膜等
の絶縁膜を例えばＣＶＤ法により厚さ１００ｎｍに堆積
し、異方性エッチングによりエッチバックしてサイドウ
ォール８を形成する。以上のようにして図１（ｂ）に示
す構造を形成する。
【００２５】次に、フォトレジストを用いてイオン注入
を行い、ＰＭＯＳの形成においては、ボロンを例えば注
入エネルギー４ｋｅＶで濃度５×１０20ｃｍ-3になるよ
うにイオン注入を行い、不純物活性化のためのアニール
を例えば１０００℃で１０秒間行って、ソース・ドレイ
ンとなるＰＭＯＳ用のＰ＋層１０を形成する。ＮＭＯＳ
の形成においては、ヒ素を例えば注入エネルギー３０ｋ
ｅＶで濃度３×１０20ｃｍ-3になるようにイオン注入を
行い、不純物活性化のためのアニールを例えば１０００
℃で２０秒間行って、ソース・ドレインとなるＮＭＯＳ
用のＮ＋層９を形成する（図１（ｃ））。
を行い、ＰＭＯＳの形成においては、ボロンを例えば注
入エネルギー４ｋｅＶで濃度５×１０20ｃｍ-3になるよ
うにイオン注入を行い、不純物活性化のためのアニール
を例えば１０００℃で１０秒間行って、ソース・ドレイ
ンとなるＰＭＯＳ用のＰ＋層１０を形成する。ＮＭＯＳ
の形成においては、ヒ素を例えば注入エネルギー３０ｋ
ｅＶで濃度３×１０20ｃｍ-3になるようにイオン注入を
行い、不純物活性化のためのアニールを例えば１０００
℃で２０秒間行って、ソース・ドレインとなるＮＭＯＳ
用のＮ＋層９を形成する（図１（ｃ））。
【００２６】次に、アモルファス化層を形成しやすい比
較的質量の大きいドーパントであるヒ素を、イオン注入
の飛程Ｒｐがソース・ドレインのシリコン層（シリコン
層の厚さはここでは約５０ｎｍ）よりも深い位置に達す
るように、例えば７０ｋｅＶで３×１０14ｃｍ-2程度の
ドーズ量で注入を行う（図２（ｄ））。そして、ソース
・ドレイン全体、およびゲート電極であるポリシリコン
層の上部にアモルファス化層１１が形成される（図２
（ｅ））。
較的質量の大きいドーパントであるヒ素を、イオン注入
の飛程Ｒｐがソース・ドレインのシリコン層（シリコン
層の厚さはここでは約５０ｎｍ）よりも深い位置に達す
るように、例えば７０ｋｅＶで３×１０14ｃｍ-2程度の
ドーズ量で注入を行う（図２（ｄ））。そして、ソース
・ドレイン全体、およびゲート電極であるポリシリコン
層の上部にアモルファス化層１１が形成される（図２
（ｅ））。
【００２７】その後、公知の方法で、ソース・ドレイン
９、１０とゲート電極７のポリシリコン上にＴｉＳｉ2
等からなるシリサイド層１２を形成する（図２
（ｆ））。
９、１０とゲート電極７のポリシリコン上にＴｉＳｉ2
等からなるシリサイド層１２を形成する（図２
（ｆ））。
【００２８】シリサイド層１２の形成方法としては、例
えば、Ｔｉをスパッタして厚さ２０ｎｍに堆積し、窒素
雰囲気中で７００℃のＲＴＡ（ラピッドサーマルアニー
リング）によりＣ４９相のＴｉＳｉ2を形成する。同時
に絶縁膜上に形成されるＴｉＮは、例えばＮＨ4ＯＨ＋
Ｈ2Ｏ2＋Ｈ2Ｏ溶液により選択的にエッチング除去す
る。その後、窒素雰囲気中で８００℃のＲＴＡによりＴ
ｉＳｉ2をＣ４９相から低抵抗のＣ５４相へ変換する。
この後、公知方法により金属配線等を形成する。
えば、Ｔｉをスパッタして厚さ２０ｎｍに堆積し、窒素
雰囲気中で７００℃のＲＴＡ（ラピッドサーマルアニー
リング）によりＣ４９相のＴｉＳｉ2を形成する。同時
に絶縁膜上に形成されるＴｉＮは、例えばＮＨ4ＯＨ＋
Ｈ2Ｏ2＋Ｈ2Ｏ溶液により選択的にエッチング除去す
る。その後、窒素雰囲気中で８００℃のＲＴＡによりＴ
ｉＳｉ2をＣ４９相から低抵抗のＣ５４相へ変換する。
この後、公知方法により金属配線等を形成する。
【００２９】本発明では、ＳＯＩ構造を有する基板を用
いるため、イオン注入によるＲｐがＳＯＩ構造のシリコ
ン層、すなわちソース・ドレインよりも深い位置に達し
ても、ソース・ドレイン層（シリコン層）の下層は絶縁
体であるため、ジャンクションリークを起こしにくい。
いるため、イオン注入によるＲｐがＳＯＩ構造のシリコ
ン層、すなわちソース・ドレインよりも深い位置に達し
ても、ソース・ドレイン層（シリコン層）の下層は絶縁
体であるため、ジャンクションリークを起こしにくい。
【００３０】また、アモルファス化のためのイオン注入
において、注入エネルギーとドーズ量を、ＲｐがＳＯＩ
構造のシリコン層（ソース・ドレイン）よりも深い位置
に達するように制御してイオン注入することによって、
ソース・ドレイン中のアモルファス化注入によるヒ素
（不純物）を比較的低濃度にすることができる。一般に
イオン注入を行うと注入された不純物はガウス分布とな
るが、その際、不純物の深さ方向の濃度分布のピークを
例えばＳＯＩ構造のシリコン層（ソース・ドレイン）よ
りも深い位置の絶縁体内にもっていくようにすると、Ｓ
ＯＩ構造のシリコン層の表面付近は不純物分布のテール
（tail）となり、実効的に不純物濃度を下げることがで
きる。
において、注入エネルギーとドーズ量を、ＲｐがＳＯＩ
構造のシリコン層（ソース・ドレイン）よりも深い位置
に達するように制御してイオン注入することによって、
ソース・ドレイン中のアモルファス化注入によるヒ素
（不純物）を比較的低濃度にすることができる。一般に
イオン注入を行うと注入された不純物はガウス分布とな
るが、その際、不純物の深さ方向の濃度分布のピークを
例えばＳＯＩ構造のシリコン層（ソース・ドレイン）よ
りも深い位置の絶縁体内にもっていくようにすると、Ｓ
ＯＩ構造のシリコン層の表面付近は不純物分布のテール
（tail）となり、実効的に不純物濃度を下げることがで
きる。
【００３１】従来の製造法にＳＯＩ基板を適用した場
合、ヒ素の熱拡散が小さいためヒ素の偏析が起きやす
い。しかしながら本発明によれば、アモルファス化注入
のヒ素を比較的低濃度にしているとともにソース・ドレ
インの全領域に分布させているため、ヒ素の偏析を抑制
することができ、ＰＭＯＳのソース・ドレインの寄生抵
抗を抑えることができる。
合、ヒ素の熱拡散が小さいためヒ素の偏析が起きやす
い。しかしながら本発明によれば、アモルファス化注入
のヒ素を比較的低濃度にしているとともにソース・ドレ
インの全領域に分布させているため、ヒ素の偏析を抑制
することができ、ＰＭＯＳのソース・ドレインの寄生抵
抗を抑えることができる。
【００３２】また、高いエネルギーでイオン注入できる
ため、ソース・ドレイン及びゲート電極に厚いアモルフ
ァス層を形成できる。そのため、厚いシリサイド層が形
成可能となり、ソース・ドレインとゲート電極の抵抗を
低減でき、細い線幅でシート抵抗が上昇する細線効果も
抑制することができる。
ため、ソース・ドレイン及びゲート電極に厚いアモルフ
ァス層を形成できる。そのため、厚いシリサイド層が形
成可能となり、ソース・ドレインとゲート電極の抵抗を
低減でき、細い線幅でシート抵抗が上昇する細線効果も
抑制することができる。
【００３３】
【発明の効果】本発明の製造方法によれば、優れた半導
体特性を有した微細な半導体装置を歩留まりよく提供す
ることができる。
体特性を有した微細な半導体装置を歩留まりよく提供す
ることができる。
【図１】本発明の製造方法の工程断面図である。
【図２】本発明の製造方法の工程断面図である。
【図３】従来の製造方法の工程断面図である。
１ 半導体基板 ２ 埋め込み絶縁膜 ３ 素子分離膜 ４ Ｐ−層 ５ Ｎ−層 ６ ゲート酸化膜 ７ ゲート電極 ８ サイドウォール ９ Ｎ＋層 １０ Ｐ＋層 １１ アモルファス化層 １２ シリサイド層 ３１ Ｎ型半導体基板 ３２ Ｐ型ウェル
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/786 H01L 21/265 H01L 21/28 301 H01L 21/336 H01L 29/40 H01L 29/43
Claims (8)
- 【請求項１】 絶縁体上にシリコン層が形成されたＳＯ
Ｉ構造を有するＳＯＩ基板を用いた半導体装置の製造方
法において、 該ＳＯＩ基板に、ゲート絶縁膜、ゲート電極およびソー
ス・ドレインを形成する工程と、イオン注入の飛程Ｒｐ
が該シリコン層より深い位置に達するようにイオン注入
を行ってソース・ドレインのシリコン層をアモルファス
化する工程と、ソース・ドレイン上に高融点金属を堆積
する工程と、該高融点金属とアモルファス化されたシリ
コン層とを熱処理により反応させてソース・ドレイン上
にシリサイド層を形成する工程を有することを特徴とす
る半導体装置の製造方法。 - 【請求項２】 アモルファス化のためのイオン注入を行
う工程において、Ｒｐが前記絶縁体内にとどまるように
イオン注入を行う請求項１記載の半導体装置の製造方
法。 - 【請求項３】 アモルファス化のためのイオン注入を行
う工程において、イオン注入されたドーパントの深さ方
向の濃度分布のピークが前記絶縁体内に位置するように
イオン注入を行う請求項２記載の半導体装置の製造方
法。 - 【請求項４】 アモルファス化のためのイオン注入のド
ーパントが、ヒ素、アンチモン、ゲルマニウム、インジ
ウムから選ばれるものである請求項１、２又は３記載の
半導体装置の製造方法。 - 【請求項５】 シリサイド層の形成のために用いる高融
点金属がチタンである請求項１〜４のいずれか１項に記
載の半導体装置の製造方法。 - 【請求項６】 シリサイド層の形成後、熱アニールを行
う工程を有する１〜５のいずれか１項に記載の半導体装
置の製造方法。 - 【請求項７】 ＳＯＩ基板上に形成される素子がＭＯＳ
トランジスタである請求項１〜６のいずれか１項に記載
の半導体装置の製造方法。 - 【請求項８】 ＳＯＩ基板上に形成される素子がＣＭＯ
Ｓ回路である請求項１〜６のいずれか１項に記載の半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00128999A JP3233214B2 (ja) | 1999-01-06 | 1999-01-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000200911A JP2000200911A (ja) | 2000-07-18 |
| JP3233214B2 true JP3233214B2 (ja) | 2001-11-26 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP00128999A Expired - Fee Related JP3233214B2 (ja) | 1999-01-06 | 1999-01-06 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3233214B2 (ja) |
-
1999
- 1999-01-06 JP JP00128999A patent/JP3233214B2/ja not_active Expired - Fee Related
Also Published As
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|---|---|
| JP2000200911A (ja) | 2000-07-18 |
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