JP2848439B2 - 半導体装置の製造方法 - Google Patents
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Description
拡散層を有す微細で高集積なCMOSLSI、特にロジ
ックやメモリデバイスにおいて、短チャンネル効果が抑
制され、高性能でかつ工程数の簡略化された半導体素子
の製造方法に属する。
ャンネル効果が問題となってくる。短チャンネル効果を
抑制するためには、ソース・ドレイン部の拡散層を浅く
することにより、ゲート電極下部への空乏層の広がりを
抑える必要がある。
問題を解決することができるが、特にp+ 拡散層のシャ
ロー化において、Bイオン注入時にチャネリングを起こ
しやすいために、Si基板深くまで注入されてしまうと
ともに、活性化熱処理時に増速拡散を招きp+ 拡散層を
浅く形成することが困難である。
に、特開昭63−155720号公報に開示されている
ように、Bの注入時のチャネリングを抑制するために、
予めSi,Ge等のイオンを注入することにより基板表
面を非晶質化し、この非晶質層にBあるいはBF2 を注
入することによりBのチャネリングを抑えてp+ 拡散層
を浅く形成する方法が提案されている。
いては、イオン注入時のチャネリング抑制に関して、深
さ方向に加えて横方向へのチャネリングに対しても考慮
し、ゲート電極の側壁の下部まで予め非晶質化し、ゲー
ト電極下部への不純物の侵入を防止する方法が提案され
ている。上述した従来例では、ソース・ドレイン拡散層
をただ単に浅く形成する方法についてのみ述べている
が、現在のトレンドから将来ゲート長が0.2μm、ま
たはそれ以下にさらに短くなるのに伴って、接合も0.
1μm以下にしなければならない。したがって、実際の
デバイスに適応する場合、極めて浅い接合に対するコン
タクトの形成が困難になる等、寄生抵抗の増大がデバイ
スの高性能化を妨げる可能性がある。そこで、構造的に
は特開昭62−176166号公報で開示され、図7に
示すように、p型Si基板21の表面部に選択的にフィ
ールド酸化膜21が形成されており、ソース・ドレイン
拡散層のゲート電極24のサイドウォール26下部の領
域のみN- 層29を浅く形成し、それ以外の領域はN+
層30の拡散層を深く形成し、コンタクトを形成し易く
した構造が提案されている。
63−155720号公報や特開平4−158529号
公報に対しては、第1の問題点は、デバイスの縮小化に
伴い、ソース・ドレイン拡散層の深さを、例えば0.1
5μm以下と浅く形成した場合、拡散層の抵抗が上昇
し、それによりオン電流の低下が起こるということであ
る。また、配線工程においても拡散層が極めて浅いため
に、配線金属がコンタクト部において拡散層を突き抜け
る危険性が高く、コンタクト抵抗の上昇およびリーク電
流の増大につながる。
散層部の低抵抗化のため、表面のシリサイド化を試みる
場合、十分に低抵抗化されたシリサイドを形成するため
には、ある程度の厚さの高融点金属を堆積し基板表面の
シリコンと反応させなければならない。このとき、拡散
層が浅いために拡散層の高濃度の不純物領域がシリサイ
ド化反応により消費されてしまい、シリサイドと拡散層
の接触抵抗が増大する。また、熱安定性や面内均一性に
優れた十分に低抵抗化された薄膜のシリサイドを形成す
ることは非常に困難である。
するために特開昭62−176166号公報で開示され
ているように、図7に示した半導体装置の構造にするこ
とが有利だと考えられる。
子を製造する場合、浅い接合部分も結局イオン注入によ
り不純物を導入するため、プレアモルファス化イオン注
入時、及び不純物イオン注入時に基板中に導入される結
晶欠陥による影響で増速拡散が起こり、浅い拡散層の形
成にも限界がある。さらに、製造プロセスにも問題があ
り、例えば浅い接合を備えた微細なCMOSトランジス
タを製造する場合、ゲート電極近傍のソース・ドレイン
領域を浅く形成するために、プレアモルファス化法およ
び低エネルギーイオン注入、あるいは固相拡散法などの
手段で浅い接合を形成し、さらにその後、ソース・ドレ
イン部の低抵抗化のために、ゲート電極に側壁を形成し
て、新たに比較的深いイオン注入をする必要がある。具
体的には、プレアモルファス化法を使用した場合、イオ
ン注入工程がP,N各導電型2回づつを併せて5回必要
となり、それに伴ってマスク工程が単純に2回増加する
他、熱処理工程も複雑化することになる。
するためには、半導体素子の高性能化が必要となり、M
OS型トランジスタの微細化に伴う短チャンネル効果の
抑制のために、ソース/ドレイン拡散層の浅接合化を図
らなければならない。
高性能化を図るための、MOS型トランジスタの浅い拡
散層の形成技術を確立することにある。
基板の表面に、フィールド酸化膜を形成した後、該半導
体基板の素子形成領域の表面にゲート酸化膜を介してゲ
ート電極を形成し、該ゲート電極をマスクとしてイオン
注入を行い結晶欠陥導入領域を形成し、前記ゲート電極
にサイドウォールを形成し、前記ゲート電極と前記サイ
ドウォールとをマスクとして不純物イオン注入領域を形
成し、次に、熱処理を行い、前記サイドウォールの下部
においては浅いソース・ドレイン拡散層を形成し、それ
以外の領域には深いソース・ドレイン拡散層を形成する
ことを特徴とする半導体装置の製造方法が得られる。
中に注入されたイオンの投影飛程付近、或はこれより深
い領域に結晶欠陥(注入欠陥および格子間Si)が生じ
るため、この欠陥の影響で活性化熱処理時に不純物が増
速拡散を起こし、浅い不純物拡散層の形成が困難にな
る。この理由としては、Si基板中の微小な欠陥や格子
間Siは、不純物活性化および注入ダメージの回復のた
めの熱処理時に、非常に活発に動き、その速度も速く、
且つこれらの欠陥はBと結合しながら拡散していくた
め、Bの拡散速度が増長され拡散層が深く形成されてし
まうと考えられている。
の横方向への拡散を促進することで、ゲート電極から離
れた領域に注入した不純物を横方向、且つ表面近傍のみ
に拡散させることにより、浅い拡散層を形成させるもの
である。Siを注入し結晶欠陥導入領域を形成する時に
は、シリコン基板表面が非晶質化しない程度のドーズ量
にしなければならない。この様な現象を用いる事で不純
物を横方向に拡散することが可能となる。
一実施の形態例を図1(a)乃至図1(d)を用いて説
明する。半導体装置の製造方法は、図1(a)に示すよ
うに、シリコン基板1の表面に、選択的にフィールド酸
化膜2を形成した後、この基板の素子形成領域の表面に
ゲート酸化膜3および、ノンドープのポリシリコンから
なるゲート電極4を形成した一般的なMOS型構造を示
し、このゲート電極をマスクとして、Siを10keV
以下の低エネルギーで、基板が非晶質化するドーズ量以
下(1E13〜5E14cm-2)でイオン注入を行い、
基板表面から20〜50nmの深さまでの領域に結晶欠
陥導入領域(結晶欠陥導入層)5を形成する。
に酸化膜を堆積し異方性エッングを行い、ゲート電極4
にサイドウォール6を形成したものを示す。ここで、こ
の酸化膜は、常圧CVDまたはプラズマCVDなどの比
較的低温で形成できる酸化膜を用いる。これは、イオン
注入により形成した結晶欠陥が回復する温度以下(20
0℃〜450℃)にしなければならない。また、このサ
イドウォールの幅は50nm〜200nmとし、比較的
幅を広く形成する。
極とサイドウォールをマスクとして、BF2 を10〜2
0keVで1E15〜3E15cm-2注入し、不純物イ
オン注入領域7を形成する。
活性化のために、炉アニールで700〜800℃、30
分程度行うと、図1(d)に示すように、サイドウォー
ル下部の結晶欠陥導入領域5では、不純物の拡散が促進
されるため、高濃度イオン注入領域7から拡散してきた
不純物が、サイドウォール下部においては浅い拡散層9
が形成され、それ以外の領域には比較的深い拡散層8が
形成される。また、この時のアニールはRTAによって
行っても構わない。
例と同じ様にMOS型構造を形成した後、図2(a)に
示す比較的幅広のサイドウォール6を形成し、これをマ
スクとしてBあるいはBF2 の高濃度イオン注入を行
う。次に図2(b)に示す様にサイドウォール6をエッ
チング除去し、ゲート電極4のみを残すようにする。次
に図2(c)に示すように、このゲート電極をマスクと
してSiあるいはGeのイオン注入を行うかあるいは、
プラズマ中にこの試料を導入し、プラズマダメージを表
面部に導入することにより、拡散層表面に結晶欠陥導入
領域5を導入する。続いて、熱処理を行い注入ダメージ
の回復および不純物の活性化を行うと同時に、ゲート電
極近傍の結晶欠陥が導入された領域に、Bを横方向に増
速拡散させる。これにより図2(d)に示すような、浅
い拡散層9が形成され、それ以外の領域には比較的深い
拡散層8が形成され、ダブルドレイン構造のpMOSト
ランジスタが形成される。
て説明する。図3(a)は第2の実施例と同じくゲート
電極4に幅広のサイドウォール6を設けて、不純物イオ
ン注入を行い不純物イオン注入領域7を形成する。次
に、図2(b)に示すように、ゲート電極4とサイドウ
ォール6をマスクとしてSi基板1へのダメージの導入
方法として、例えばSiをイオン注入し、サイドウォー
ル下部の基板表面付近に結晶欠陥導入領域5を形成す
る。次に、結晶欠陥の回復および不純物の活性化のため
に、前述した条件で熱処理することにより、サイドウォ
ール6下部では結晶欠陥導入領域7によりBの横方向へ
の拡散が増長されるため、浅い拡散層9が得られ、それ
以外の領域では深さ方向に拡散するため、図3(c)に
示すような構造が得られる。
4(a)では、ゲート電極4およびサイドウォール6を
形成した後、イオン注入、プラズマドーピング、固相拡
散法或は気相拡散法により活性化されたp+ の不純物拡
散層10を形成する。次に、図4(b)に示すように、
サイドウォール6下部の浅い領域に結晶欠陥導入領域5
を導入するために、Siを直接注入するか、またはGe
などのイオンで表面を非晶質化し、そこから掃き出され
る格子間Si導入するか、或はプラズマ雰囲気中にさら
して、ダメージを導入する等、シリコン基板の浅い領域
に欠陥が発生するならどのような方法でも構わないが、
結晶欠陥導入領域(結晶欠陥導入層)5を形成する。次
に、結晶のダメージの回復および拡散層中の不純物を拡
散させるための熱処理を、炉アニールにより700〜8
00℃で行うことにより、結晶欠陥によりBの拡散が増
速されることによりサイドウォール6下部に浅い拡散層
9が形成され、図4(c)に示すようなダブルドレイン
構造が形成される。本実施例の特徴は、前記3つの実施
例で示した場合の、イオン注入された不純物の活性化熱
処理と同時に、結晶欠陥による異方性の拡散を起こさせ
ていた方法と違い、既に活性化されて接合を有する拡散
層に対しても、結晶欠陥を導入することにより前記3つ
の実施例と同じ様にBの横方向への拡散を増長できると
いうことである。
る。図5(a)では、ゲート電極4、ゲート酸化膜3、
サイドウォール6を形成後、露出したシリコン基板1上
に選択的にp+ のエピSi、多結晶Si或はアモルファ
スSiを堆積した層(p+ シリコン膜)11を形成す
る。この層11はドーピングされたSi、或はノンドー
プのSiに不純物を導入したものでも、どちらでも構わ
ない。この構造では、サイドウォール6下部に不純物が
存在しないために、オフセットトランジスタとなり、オ
ン電流の減少が起こる。また、熱拡散により不純物を押
し込むと、横方向にも拡散するのは良いが、深さ方向へ
の拡散も起こって接合が深くなり、短チャンネル効果が
抑制できない。したがって、図5(b)のようにサイド
ウォール6下部に不純物の増速拡散の源となる結晶欠陥
導入領域5を導入することにより、その後の熱処理で不
純物がこの結晶欠陥に抑制されて異方的に拡散を起こ
し、横方向へも広がるため、図5(c)に示すようにサ
イドウォール6下部には浅い拡散層9が得られる。
との関係を示したものである。図6においては接合深さ
0.15μmのp+ /n拡散層に、Si+ を120ke
Vでそれぞれドーズを変えて注入し、炉アニールを80
0℃、10分行ったときの、Bの拡散長のSiドーズ依
存性を示すものである。図6に示したように、注入する
Si+ のドーズ量を増やすと拡散長は増大するが、シリ
コン基板表面を完全に非晶質化すると、かえってこの領
域に存在するBの拡散は小さくなる。
陥導入領域5を形成する時には、基板表面が非晶質化し
ない程度のドーズ量にしなければならない。この様な現
象を用いる事で、不純物を横方向に拡散することが可能
となる。また、Siの代りにGe,N,F,Sb,In
などでも同様の効果が得られる。
製したトランジスタは、ゲート近傍の拡散層が浅いため
短チャンネル効果が抑制され、またコンタクト形成領域
には深い拡散層が形成されるため、配線金属の拡散層突
き抜け、および拡散層の層抵抗の上昇が防止でき、シリ
サイド形成も容易となる。
も深い拡散層の形成と同時に行えることにより、ゲート
電極の空乏化によるオン電流の低下が防止でき、高性能
の表面チャンネル型MOSトランジスタが作製される。
域の深い拡散層(ダブルドレイン構造)およびゲート電
極への不純物導入を、一度のイオン注入に同時に形成で
きることにより、製造工程の短縮化、および製造プロセ
スの単純化が図れる。
レイン構造のMOSトランジスタの製造方法の第1の実
施の形態例を示す工程断面図である。
施の形態例を示す工程断面図である。
施の形態例を示す工程断面図である。
施の形態例を示す工程断面図である。
施の形態例を示す工程断面図である。
ものである。
ものである。
Claims (5)
- 【請求項1】 半導体基板の表面に、フィールド酸化膜
を形成した後、該半導体基板の素子形成領域の表面にゲ
ート酸化膜を介してゲート電極を形成し、該ゲート電極
をマスクとしてイオン注入を行い結晶欠陥導入領域を形
成し、前記ゲート電極にサイドウォールを形成し、前記
ゲート電極と前記サイドウォールとをマスクとして不純
物イオン注入領域を形成し、次に、熱処理を行い、前記
サイドウォールの下部においては浅いソース・ドレイン
拡散層を形成し、それ以外の領域には深いソース・ドレ
イン拡散層を形成することを特徴とする半導体装置の製
造方法。 - 【請求項2】 半導体基板の表面に、フィールド酸化膜
を形成した後、該半導体基板の素子形成領域の表面にゲ
ート酸化膜を介してゲート電極とサイドウォールを形成
し、該サイドウォールをマスクとして不純物イオン注入
を行い、前記サイドウォールをエッチング除去して前記
ゲート電極のみを残し、前記ゲート電極をマスクとして
イオン注入を行うか、あるいはプラズマ中に導入して結
晶欠陥導入領域を形成し、続いて、熱処理を行い、前記
ゲート電極近傍の結晶欠陥が導入された領域に増速拡散
させ、これにより浅いソース・ドレイン拡散層を形成
し、それ以外のソース・ドレイン領域には深いソース・
ドレイン拡散層を形成することを特徴とする半導体装置
の製造方法。 - 【請求項3】 半導体基板の表面に、フィールド酸化膜
を形成した後、該半導体基板の素子形成領域の表面にゲ
ート酸化膜を介してゲート電極とサイドウォールを形成
し、不純物イオン注入を行い不純物イオン注入領域を形
成し、前記ゲート電極と前記サイドウォールとをマスク
としてイオン注入し、前記サイドウォールの下部の前記
半導体基板の表面付近に結晶欠陥導入領域を形成し、次
に、結晶欠陥の回復および不純物の活性化のために、前
記サイドウォールの下部で前記結晶欠陥導入領域により
拡散を増長させるよう熱処理することにより、浅いソー
ス・ドレイン拡散層を形成し、それ以外のソース・ドレ
イン領域には深いソース・ドレイン拡散層を形成するこ
とを特徴とする半導体装置の製造方法。 - 【請求項4】 半導体基板の表面に、フィールド酸化膜
を形成した後、該半導体基板の素子形成領域の表面にゲ
ート酸化膜を介してゲート電極とサイドウォールとを形
成した後、活性化された不純物拡散層を形成し、前記サ
イドウォールの下部の浅い領域に結晶欠陥導入領域を形
成し、次に、熱処理を行い前記サイドウォールの下部に
浅いソース・ドレイン拡散層を形成し、それ以外のソー
ス・ドレイン領域には深いソース・ドレイン拡散層を形
成することを特徴とする半導体装置の製造方法。 - 【請求項5】 半導体基板の表面に、フィールド酸化膜
を形成した後、該半導体基板の素子形成領域の表面にゲ
ート酸化膜を介してゲート電極とサイドウォールとを形
成し、露出している前記半導体基板の表面にシリコン膜
を形成し、前記サイドウォールの下部に不純物の増速拡
散の源となる結晶欠陥導入領域を形成し、次に、熱処理
を行い前記サイドウォールの下部に浅いソース・ドレイ
ン拡散層を形成し、それ以外のソース・ドレイン領域に
は深いソース・ドレイン拡散層を形成することを特徴と
する半導体装置の製造方法。
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