JPH0689869A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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- JPH0689869A JPH0689869A JP1304091A JP1304091A JPH0689869A JP H0689869 A JPH0689869 A JP H0689869A JP 1304091 A JP1304091 A JP 1304091A JP 1304091 A JP1304091 A JP 1304091A JP H0689869 A JPH0689869 A JP H0689869A
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Abstract
(57)【要約】
【目的】 浅いＰＮ接合を形成することで良好な電圧−
電流特性の半導体素子を製造することにある。 【構成】 不活性な第一のイオンを注入して半導体表面
に非晶質層を形成したのち、電気的に活性な第二のイオ
ンを注入し熱処理することでＰＮ接合を形成するもので
あって、非晶質層の領域外における第一のイオン濃度が
残留結晶欠陥の形成しきい値濃度以下となるように第一
のイオン注入を行うものである。
電流特性の半導体素子を製造することにある。 【構成】 不活性な第一のイオンを注入して半導体表面
に非晶質層を形成したのち、電気的に活性な第二のイオ
ンを注入し熱処理することでＰＮ接合を形成するもので
あって、非晶質層の領域外における第一のイオン濃度が
残留結晶欠陥の形成しきい値濃度以下となるように第一
のイオン注入を行うものである。
Description
【０００１】
【産業上の利用分野】本発明は、微細ＬＳＩの製造に適
した半導体素子の製造方法に関するものであり、特に、
良好な電圧−電流特性を持つ浅いＰＮ接合を形成するこ
とのできる半導体素子の製造方法に関する。
した半導体素子の製造方法に関するものであり、特に、
良好な電圧−電流特性を持つ浅いＰＮ接合を形成するこ
とのできる半導体素子の製造方法に関する。
【０００２】
【従来の技術】現在、多くのＩＣメーカによって、ＩＣ
の集積度を上げるため微細ＬＳＩの研究開発が進められ
ている。ゲート長０．５μｍ程度以下の微細ＬＳＩを実
現するためには、ＭＯＳＦＥＴのソース、ドレインとし
ての接合は深さ０．１μｍ程度以下の浅い接合が不可欠
である。従来、この種の技術としては、特開昭６３−１
５５７２０号公報に記載されるものがあり、第２図にそ
の製造方法が、また、第３図にこの製造方法による場合
のＢの深さ方向の濃度分布が示されている。
の集積度を上げるため微細ＬＳＩの研究開発が進められ
ている。ゲート長０．５μｍ程度以下の微細ＬＳＩを実
現するためには、ＭＯＳＦＥＴのソース、ドレインとし
ての接合は深さ０．１μｍ程度以下の浅い接合が不可欠
である。従来、この種の技術としては、特開昭６３−１
５５７２０号公報に記載されるものがあり、第２図にそ
の製造方法が、また、第３図にこの製造方法による場合
のＢの深さ方向の濃度分布が示されている。
【０００３】これらの図において、２１はＮ型半導体
（Ｓｉ）基板、２２はフィールド酸化膜、２３はゲート
酸化膜、２４は低抵抗多結晶シリコンゲート電極、２５
は非晶質膜、２６はソース・ドレイン用Ｐ+ 層、２７は
非晶質層形成のためのイオン注入に伴う結晶欠陥、２８
は層間絶縁膜、２９はＡｌ電極である。この従来技術に
おいては、Ｂのイオン注入の際のチャネリングを抑える
ために、まず、Ｓｉ+ イオン等、半導体の電気特性に影
響を与えない不活性イオンを半導体基板２１に注入して
半導体基板表面に非晶質層２５を形成し（第２図
（ｂ））、その後、電気的に活性なＢＦ2 イオンを注入
することによってＢを浅く打ち込むようにしている（第
２図（ｃ），第３図）。
（Ｓｉ）基板、２２はフィールド酸化膜、２３はゲート
酸化膜、２４は低抵抗多結晶シリコンゲート電極、２５
は非晶質膜、２６はソース・ドレイン用Ｐ+ 層、２７は
非晶質層形成のためのイオン注入に伴う結晶欠陥、２８
は層間絶縁膜、２９はＡｌ電極である。この従来技術に
おいては、Ｂのイオン注入の際のチャネリングを抑える
ために、まず、Ｓｉ+ イオン等、半導体の電気特性に影
響を与えない不活性イオンを半導体基板２１に注入して
半導体基板表面に非晶質層２５を形成し（第２図
（ｂ））、その後、電気的に活性なＢＦ2 イオンを注入
することによってＢを浅く打ち込むようにしている（第
２図（ｃ），第３図）。
【０００４】しかしながら、このままでは、非晶質層形
成のためのイオン注入に伴い、非晶質層と結晶層の界面
近傍に生じる残留結晶欠陥２７（第２図（ｄ））のため
にリーク電流が増大し、電圧−電流特性が劣化する問題
がある。このため、Ｂを浅く打ち込んだ後、熱処理を施
して不純物を拡散させ、Ｐ+ Ｎ接合を前記非晶質の深さ
よりもさらに深くすることによって欠陥部の影響を小さ
くし、リーク電流を低く抑え、電圧−電流特性の良好な
浅いＰ+ Ｎ接合を形成しようというものである。
成のためのイオン注入に伴い、非晶質層と結晶層の界面
近傍に生じる残留結晶欠陥２７（第２図（ｄ））のため
にリーク電流が増大し、電圧−電流特性が劣化する問題
がある。このため、Ｂを浅く打ち込んだ後、熱処理を施
して不純物を拡散させ、Ｐ+ Ｎ接合を前記非晶質の深さ
よりもさらに深くすることによって欠陥部の影響を小さ
くし、リーク電流を低く抑え、電圧−電流特性の良好な
浅いＰ+ Ｎ接合を形成しようというものである。
【０００５】
【発明が解決しようとする課題】しかしながら、上記の
方法によると、できるだけ浅いＰ+ Ｎ接合を形成したい
にもかかわらず、残留結晶欠陥部の影響を小さくするた
め、Ｐ+ Ｎ接合の深さを、前記残留結晶欠陥部の影響が
充分小さくなるところまで、さらに深くしなければなら
ないという問題があった。 本発明は、良好な電圧−電
流特性を持ち、かつ、より浅いＰ+ Ｎ接合の形成を可能
とする半導体素子の製造方法を提供することを目的とす
る。
方法によると、できるだけ浅いＰ+ Ｎ接合を形成したい
にもかかわらず、残留結晶欠陥部の影響を小さくするた
め、Ｐ+ Ｎ接合の深さを、前記残留結晶欠陥部の影響が
充分小さくなるところまで、さらに深くしなければなら
ないという問題があった。 本発明は、良好な電圧−電
流特性を持ち、かつ、より浅いＰ+ Ｎ接合の形成を可能
とする半導体素子の製造方法を提供することを目的とす
る。
【０００６】
【課題を解決するための手段】本発明は上記問題点を解
決するため、不活性な第一のイオンを注入して半導体表
面に非晶質層を形成した後、電気的に活性な第二のイオ
ンを注入し熱処理することによってＰＮ接合層を形成す
る半導体素子の製造方法において、前記非晶質層の領域
外における前記第一のイオン濃度が残留結晶欠陥の形成
しきい値濃度以下となるように、前記第一のイオン注入
がなされるようにしたものである。
決するため、不活性な第一のイオンを注入して半導体表
面に非晶質層を形成した後、電気的に活性な第二のイオ
ンを注入し熱処理することによってＰＮ接合層を形成す
る半導体素子の製造方法において、前記非晶質層の領域
外における前記第一のイオン濃度が残留結晶欠陥の形成
しきい値濃度以下となるように、前記第一のイオン注入
がなされるようにしたものである。
【０００７】
【作用】非晶質化のための第一のイオン注入は残留結晶
欠陥の原因となるものであるが、本発明の製造方法にお
いては、形成される非晶質層の領域外における第一のイ
オン濃度が残留結晶欠陥の形成しきい値濃度以下となる
ように行われるため、非晶質層と結晶の界面近傍に残留
結晶欠陥は形成されない。したがって、残留結晶欠陥の
影響を考慮する必要はなく、浅いＰＮ接合を形成するこ
とができる。
欠陥の原因となるものであるが、本発明の製造方法にお
いては、形成される非晶質層の領域外における第一のイ
オン濃度が残留結晶欠陥の形成しきい値濃度以下となる
ように行われるため、非晶質層と結晶の界面近傍に残留
結晶欠陥は形成されない。したがって、残留結晶欠陥の
影響を考慮する必要はなく、浅いＰＮ接合を形成するこ
とができる。
【０００８】
【実施例】本発明は、半導体の電気特性に影響を与えな
い不活性な第一のイオン、たとえばＳｉイオンを注入し
て半導体表面に非晶質層を形成した後、電気的に活性な
第二のイオン、たとえばＢＦ2 イオンを注入し熱処理す
ることによって浅いＰＮ接合層を形成する半導体素子の
製造方法において、前記非晶質層の領域外における前記
第一のイオン濃度が残留結晶欠陥の形成しきい値濃度以
下となるように、前記第一のイオン注入を行い、残留結
晶欠陥が形成されないようにして、ＰＮ接合をより深く
する必要がないようにしたものである。
い不活性な第一のイオン、たとえばＳｉイオンを注入し
て半導体表面に非晶質層を形成した後、電気的に活性な
第二のイオン、たとえばＢＦ2 イオンを注入し熱処理す
ることによって浅いＰＮ接合層を形成する半導体素子の
製造方法において、前記非晶質層の領域外における前記
第一のイオン濃度が残留結晶欠陥の形成しきい値濃度以
下となるように、前記第一のイオン注入を行い、残留結
晶欠陥が形成されないようにして、ＰＮ接合をより深く
する必要がないようにしたものである。
【０００９】本発明は、発明者が多くの実験と研究を重
ねた結果得られた知見、すなわち、残留結晶欠陥の形成
は、非晶質化のために注入されたイオンの基板中での濃
度がある値以上である場合にのみ生じるという事実に基
いている。そのしきい値は、透過電子顕微鏡写真で観測
した残留結晶欠陥層の位置とシミュレーションで求めた
イオンの濃度分布との比較から得ることができる。Ｓｉ
イオン注入の場合のしきい値は、２×１０19ｃｍ-3であ
る。
ねた結果得られた知見、すなわち、残留結晶欠陥の形成
は、非晶質化のために注入されたイオンの基板中での濃
度がある値以上である場合にのみ生じるという事実に基
いている。そのしきい値は、透過電子顕微鏡写真で観測
した残留結晶欠陥層の位置とシミュレーションで求めた
イオンの濃度分布との比較から得ることができる。Ｓｉ
イオン注入の場合のしきい値は、２×１０19ｃｍ-3であ
る。
【００１０】第１図(a) 〜(e) は、本発明をＭＯＳＬＳ
Ｉ製造に適用した場合の一実施例であって、Ｐ−チャネ
ルＭＯＳＦＥＴの製造工程を示すものである。この図に
おいて、１は低抵抗多結晶シリコンゲート電極、２はゲ
ート酸化膜、３はフィールド酸化膜、４はＮ型Ｓｉ基
板、５は非晶質層、６はソース・ドレイン用Ｐ+ 層、７
はＡｌ電極、８は層間絶縁膜である。第１図(a) に示す
ように、通常のＭＯＳＬＳＩ製造プロセスによってＮ型
Ｓｉ基板４の表面に、フィールド酸化膜３、ゲート酸化
膜２を形成した後、低抵抗多結晶シリコンゲート電極１
を形成する。その後、第１図(b) に示すように、Ｎ型Ｓ
ｉ基板４の表面を非晶質化するため、基板４を温度８２
Ｋに保持した状態で、Ｓｉイオンを、注入エネルギ１５
０ｋｅＶ，ドーズ量５×１０14ｃｍ-2で基板表面にイオ
ン注入する。この第一のイオン注入によって、Ｎ型Ｓｉ
基板４のソース・ドレイン部に、表面から深さ２３０ｎ
ｍまで非晶質層５が形成される。
Ｉ製造に適用した場合の一実施例であって、Ｐ−チャネ
ルＭＯＳＦＥＴの製造工程を示すものである。この図に
おいて、１は低抵抗多結晶シリコンゲート電極、２はゲ
ート酸化膜、３はフィールド酸化膜、４はＮ型Ｓｉ基
板、５は非晶質層、６はソース・ドレイン用Ｐ+ 層、７
はＡｌ電極、８は層間絶縁膜である。第１図(a) に示す
ように、通常のＭＯＳＬＳＩ製造プロセスによってＮ型
Ｓｉ基板４の表面に、フィールド酸化膜３、ゲート酸化
膜２を形成した後、低抵抗多結晶シリコンゲート電極１
を形成する。その後、第１図(b) に示すように、Ｎ型Ｓ
ｉ基板４の表面を非晶質化するため、基板４を温度８２
Ｋに保持した状態で、Ｓｉイオンを、注入エネルギ１５
０ｋｅＶ，ドーズ量５×１０14ｃｍ-2で基板表面にイオ
ン注入する。この第一のイオン注入によって、Ｎ型Ｓｉ
基板４のソース・ドレイン部に、表面から深さ２３０ｎ
ｍまで非晶質層５が形成される。
【００１１】しかし、このイオン注入では深さ２３０〜
２６０ｎｍの領域は非晶質化されず、かつ、この領域に
おけるＳｉイオン濃度が残留結晶欠陥しきい値濃度２×
１０19ｃｍ-3を越えているため、このままではこの領域
に残留結晶欠陥が形成されてしまう。そこで、さらに第
二のＳｉイオン注入を、注入エネルギ３００ｋｅＶ，ド
ーズ量４×１０14ｃｍ-2で行う。すると、この注入によ
って深さ１５０ｎｍ〜４２０ｎｍの領域が非晶質化さ
れ、結局、第一のＳｉイオン注入の結果と合わせると、
表面から深さ４２０ｎｍまでが非晶質化されることにな
る。また、非晶質化されていない領域における注入Ｓｉ
イオン濃度は、深さ４２０ｎｍで最大値１×１０19ｃｍ
-3をとり、前記残留結晶欠陥しきい値以下に抑えられる
ため、残留結晶欠陥は形成されない。
２６０ｎｍの領域は非晶質化されず、かつ、この領域に
おけるＳｉイオン濃度が残留結晶欠陥しきい値濃度２×
１０19ｃｍ-3を越えているため、このままではこの領域
に残留結晶欠陥が形成されてしまう。そこで、さらに第
二のＳｉイオン注入を、注入エネルギ３００ｋｅＶ，ド
ーズ量４×１０14ｃｍ-2で行う。すると、この注入によ
って深さ１５０ｎｍ〜４２０ｎｍの領域が非晶質化さ
れ、結局、第一のＳｉイオン注入の結果と合わせると、
表面から深さ４２０ｎｍまでが非晶質化されることにな
る。また、非晶質化されていない領域における注入Ｓｉ
イオン濃度は、深さ４２０ｎｍで最大値１×１０19ｃｍ
-3をとり、前記残留結晶欠陥しきい値以下に抑えられる
ため、残留結晶欠陥は形成されない。
【００１２】このように、Ｓｉ基板４の表面から４２０
ｎｍまでを非晶質化した後、第１図（ｃ）に示すよう
に、ソース・ドレインとして用いるＰ+ Ｎ接合形成のた
めに、ＢＦ2 イオンを１５ｋｅＶ，２×１０15ｃｍ-2の
条件でイオン注入する。このとき、Ｂの注入深さは９０
ｎｍとなる。その後、９００°Ｃ，１０秒のランプアニ
ールを行い、前記イオン注入により導入されたＢの活性
化を行う。このアニールによってＢは拡散され、深さ１
００ｎｍの位置にＰ+ Ｎ接合が形成されるとともに、非
晶質層は、結晶欠陥を残すことなく、良質な結晶に回復
する。
ｎｍまでを非晶質化した後、第１図（ｃ）に示すよう
に、ソース・ドレインとして用いるＰ+ Ｎ接合形成のた
めに、ＢＦ2 イオンを１５ｋｅＶ，２×１０15ｃｍ-2の
条件でイオン注入する。このとき、Ｂの注入深さは９０
ｎｍとなる。その後、９００°Ｃ，１０秒のランプアニ
ールを行い、前記イオン注入により導入されたＢの活性
化を行う。このアニールによってＢは拡散され、深さ１
００ｎｍの位置にＰ+ Ｎ接合が形成されるとともに、非
晶質層は、結晶欠陥を残すことなく、良質な結晶に回復
する。
【００１３】このようにソース・ドレイン用のＰ+ Ｎ接
合を形成した後、通常のＭＯＳＬＳＩ製造プロセスによ
って、層間絶縁膜８、Ａｌ電極７が形成され、Ｐ−チャ
ネルＭＯＳＦＥＴが製造される。従来技術によって結晶
欠陥の影響の少ない良好な電圧−電流特性を持つ浅いＰ
+ Ｎ接合を形成するためには、接合深さを１１０ｎｍと
する必要があったが、上記の方法によれば、接合深さ１
００ｎｍでも良好な電圧−電流特性を持つＰ+ Ｎ接合を
形成することができる。
合を形成した後、通常のＭＯＳＬＳＩ製造プロセスによ
って、層間絶縁膜８、Ａｌ電極７が形成され、Ｐ−チャ
ネルＭＯＳＦＥＴが製造される。従来技術によって結晶
欠陥の影響の少ない良好な電圧−電流特性を持つ浅いＰ
+ Ｎ接合を形成するためには、接合深さを１１０ｎｍと
する必要があったが、上記の方法によれば、接合深さ１
００ｎｍでも良好な電圧−電流特性を持つＰ+ Ｎ接合を
形成することができる。
【００１４】なお、上記実施例においては、非晶質化の
ためのイオン注入用イオン種としてＳｉについてのみ記
載したが、Ｇｅ，Ａｒ等、半導体の電気特性に影響を与
えないものであればよいことは言うまでもない。また、
ソース・ドレイン用の接合としてＰ+ Ｎ接合についての
み記載したが、Ｎ+ Ｐ接合を用いることも可能である。
接合形成用イオン種としてはＢＦ2 についてのみ記載し
たが、Ｂ等、他のイオン種をＰ+ Ｎ接合形成用として用
いることもできる。Ｎ+ Ｐ接合の場合には、Ｐ，ＡS 等
を用いればよい。また、熱処理方法としてはランプアニ
ールの他、加熱炉，高周波照射等によるサーマルアニー
ル、レーザビームアニール、電子ビームアニール等を用
いることもできる。
ためのイオン注入用イオン種としてＳｉについてのみ記
載したが、Ｇｅ，Ａｒ等、半導体の電気特性に影響を与
えないものであればよいことは言うまでもない。また、
ソース・ドレイン用の接合としてＰ+ Ｎ接合についての
み記載したが、Ｎ+ Ｐ接合を用いることも可能である。
接合形成用イオン種としてはＢＦ2 についてのみ記載し
たが、Ｂ等、他のイオン種をＰ+ Ｎ接合形成用として用
いることもできる。Ｎ+ Ｐ接合の場合には、Ｐ，ＡS 等
を用いればよい。また、熱処理方法としてはランプアニ
ールの他、加熱炉，高周波照射等によるサーマルアニー
ル、レーザビームアニール、電子ビームアニール等を用
いることもできる。
【００１５】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、従来問題となっていた非晶質層と結晶の界面付
近に生じる残留結晶欠陥層を形成させないようにするこ
とができ、これによって、接合の深さをより深くするこ
となく、良好な電圧−電流特性を持つ浅い接合の形成が
可能となる。
よれば、従来問題となっていた非晶質層と結晶の界面付
近に生じる残留結晶欠陥層を形成させないようにするこ
とができ、これによって、接合の深さをより深くするこ
となく、良好な電圧−電流特性を持つ浅い接合の形成が
可能となる。
【図１】本発明による半導体素子の製造方法の一実施例
を示す工程図である。
を示す工程図である。
【図２】従来の半導体素子の製造方法の一例を示す工程
図である。
図である。
【図３】この従来例による場合のＢの深さ方向の濃度分
布を示す特性図である。
布を示す特性図である。
１ 低抵抗多結晶シリコンゲート電極 ２ ゲート酸化膜 ３ フィールド酸化膜 ４ Ｎ型Ｓｉ基板 ５ 非晶質層 ６ ソース・ドレイン用Ｐ+ 層 ７ Ａｌ電極 ８ 層間絶縁膜
【手続補正書】
【提出日】平成５年９月８日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正内容】
【図１】
【図３】
【図２】
Claims (2)
- 【請求項１】 不活性な第一のイオンを注入して半導体
表面に非晶質層を形成した後、電気的に活性な第二のイ
オンを注入し熱処理することによってＰＮ接合層を形成
する半導体素子の製造方法において、 前記非晶質層の領域外における前記第一のイオン濃度が
残留結晶欠陥の形成しきい値濃度以下となるように、前
記第一のイオン注入がなされることを特徴とする半導体
素子の製造方法。 - 【請求項２】 Ｓｉイオンを注入して半導体表面に非晶
質層を形成した後、電気的に活性な第二のイオンを注入
し熱処理することによってＰＮ接合層を形成する半導体
素子の製造方法において、 前記非晶質層の領域外におけるＳｉイオン濃度が２×１
０19ｃｍ-3以下となるように、前記Ｓｉのイオン注入が
なされることを特徴とする半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1304091A JPH0689869A (ja) | 1991-01-10 | 1991-01-10 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1304091A JPH0689869A (ja) | 1991-01-10 | 1991-01-10 | 半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0689869A true JPH0689869A (ja) | 1994-03-29 |
Family
ID=11822001
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1304091A Pending JPH0689869A (ja) | 1991-01-10 | 1991-01-10 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0689869A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5915196A (en) * | 1995-11-10 | 1999-06-22 | Nec Corporation | Method of forming shallow diffusion layers in a semiconductor substrate in the vicinity of a gate electrode |
| US6027990A (en) * | 1996-07-08 | 2000-02-22 | Micron Technology, Inc. | Using implants to lower anneal temperatures |
| WO2005096357A1 (ja) * | 2004-03-31 | 2005-10-13 | Matsushita Electric Industrial Co., Ltd. | 半導体装置の製造方法 |
-
1991
- 1991-01-10 JP JP1304091A patent/JPH0689869A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5915196A (en) * | 1995-11-10 | 1999-06-22 | Nec Corporation | Method of forming shallow diffusion layers in a semiconductor substrate in the vicinity of a gate electrode |
| US6027990A (en) * | 1996-07-08 | 2000-02-22 | Micron Technology, Inc. | Using implants to lower anneal temperatures |
| WO2005096357A1 (ja) * | 2004-03-31 | 2005-10-13 | Matsushita Electric Industrial Co., Ltd. | 半導体装置の製造方法 |
| CN100401476C (zh) * | 2004-03-31 | 2008-07-09 | 松下电器产业株式会社 | 半导体器件的制造方法 |
| US7737012B2 (en) | 2004-03-31 | 2010-06-15 | Panasonic Corporation | Manufacturing method of a semiconductor device |
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