WO2005096357A1 - 半導体装置の製造方法 - Google Patents

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Satoshi Shibata
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Matsushita Electric Industrial Co., Ltd.
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Definitions

  • the present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for forming a shallow junction in which leakage current is suppressed.
  • the depth of the pn junction of the drain extension is preferably about 13 nm.
  • a flash lamp annealing technology and a laser annealing technology for suppressing the thermal budget time to several milliseconds have been studied.
  • FIGS. 6 (a) to 6 (c) and FIGS. 7 (a) and 7 (b) are cross-sectional views schematically showing steps of forming a P-channel transistor using a low-temperature SPE technique.
  • a gate electrode is formed on a silicon substrate 10 with a gate insulating film 11 interposed therebetween.
  • Form pole 12 germanium or silicon is ion-implanted into the region on both sides of the gate electrode 12 on the silicon substrate 10 under the conditions of an implantation energy of several KeV to several tens OkeV to form an amorphous layer 13.
  • defects 14 occur near the interface between the amorphous layer 13 and the silicon substrate 10 having a crystal structure below the amorphous layer 13.
  • a drain extension 15 is formed by ion-implanting boron as a dopant into the amorphous layer 13 at an implantation energy IkeV or less.
  • arsenic or antimony is ion-implanted into a region on both sides of the gate electrode 12 in the silicon substrate 10 at an angle of, for example, 25 degrees with respect to a normal to the substrate surface.
  • a halo region 16 is formed.
  • sidewalls 17 are formed on both sides of the gate electrode 12.
  • boron is ion-implanted into the silicon substrate 10 on both sides of the gate electrode 12 and the sidewall 17 at an implantation energy of several keV to form a contact drain 18.
  • a heat treatment is performed at a temperature of 500 ° C. or more and 800 ° C. or less for several minutes.
  • the amorphous layer 13 recovers its crystal structure, and there is no amorphous region in the silicon substrate 10.
  • the defect 14 remains in the region that was the interface between the amorphous layer 13 and the silicon substrate 10.
  • boron implanted as a dopant for forming the drain extension 15 causes rapid activation without diffusion inside the amorphous layer 13 during the process of recovering the crystal structure of the amorphous layer 13. Awaken. As a result, a shallow pn junction can be formed. The depth of the pn junction formed by this technique is largely determined by the impurity profile formed immediately after ion implantation.
  • the amorphous layer 13 is formed to a position deeper than the depth of the pn junction of the drain extension 15.
  • the implantation energy when germanium or silicon is implanted into the silicon substrate 10 to form the amorphous layer 13 is controlled by the profile of boron implanted to form the drain extension 15 within the amorphous layer 13.
  • the drain extension 15 having a pn junction depth of less than 20 nm is formed. Since the time of the heat treatment is as long as several minutes, the drain estate 15 has extremely low pattern dependency.
  • the pattern dependency means that the activation ratio of impurities and the like vary within the wafer surface (within one chip) due to the effect of the formed pattern. Specifically, for example, when the gate electrode which also has the polysilicon force is not uniformly distributed at all positions in the wafer, it means that the impurity diffusion rate varies due to the difference in the distribution.
  • Non-Patent Document 1 John 0. Borland, Low Temperature Activation of Ion Implanted Dopants, Extended Abstracts of International Workshop on Junction Technology 2002, Japan Society of Applied Physics, December 2002 , P.85-88
  • an object of the present invention is to provide a method of manufacturing a semiconductor device using low-temperature SPE technology, which suppresses junction leakage current and suppresses pattern dependency. Means for solving the problem
  • the inventor of the present application has come up with a method for suppressing a junction leak current as follows.
  • the position of a defect generated near the interface between the amorphous layer and the crystalline region when forming the amorphous layer is set according to the depth of each pn junction of the semiconductor device.
  • the defect occurring at the amorphous / crystalline interface is separated from the position of each pn junction, which is essential for transistors, etc., and junction leakage current is suppressed. This way It is.
  • the first method for manufacturing a semiconductor device includes a step of forming an amorphous layer in a surface area of a semiconductor region up to a first depth and a step of forming an amorphous layer on the amorphous layer.
  • a step of forming an amorphous layer in a surface area of a semiconductor region up to a first depth By performing the heat treatment at a predetermined temperature, the crystalline structure of the amorphous layer in the region from the first depth to the second depth shallower than the first depth is recovered, and the amorphous structure is thereby restored.
  • the thickness of the amorphous layer when introducing ions and the position of a defect generated when forming the amorphous layer can be separately set. This will be described in more detail below.
  • an amorphous ′ crystal interface When an amorphous layer is formed in a semiconductor region, crystal defects occur near an interface between the amorphous layer and a region having a crystal structure in the semiconductor region (hereinafter, referred to as an amorphous ′ crystal interface).
  • the amorphous ′ crystal interface exists at the first depth and the defect Also exist near the first depth.
  • the surface force of the semiconductor region becomes lower. The region at the depth of becomes the amorphous layer.
  • the amorphous-crystal interface after the heat treatment exists at the second depth.
  • the thickness of the amorphous layer (the second depth where the amorphous / crystalline interface exists) and the position where the defect exists (the first depth) can be separately set.
  • a pn junction is formed at a third depth shallower than the second depth by ion implantation into the amorphous layer. By doing so, it is possible to sufficiently separate the crystal defect generated near the first depth during the formation of the amorphous layer and the pn junction formed at the third depth.
  • the junction leakage current can be reduced by the first method for manufacturing a semiconductor device.
  • the presence of a defect and a pn junction close to each other causes a junction leak current.
  • the defect and the pn junction are located at a sufficient distance from each other. It is the force that can exist in the place.
  • the heat treatment for the amorphous layer is a heat treatment for a relatively long time of several minutes, an activation treatment without pattern dependency can be performed.
  • a semiconductor device having a shallow pn junction for example, a drain extension junction
  • having reduced junction leakage current can be manufactured without pattern dependence.
  • the predetermined temperature at the time of performing the heat treatment is preferably 475 ° C. or more and 600 ° C. or less.
  • the second method for manufacturing a semiconductor device includes a step of forming an amorphous layer in a region having a surface force up to a first depth in a semiconductor region of the first conductivity type; By performing the heat treatment at a predetermined temperature, the crystalline structure of the amorphous layer in the region from the first depth to the second depth shallower than the first depth is recovered, and the amorphous structure is thereby restored.
  • the step of retracting the layer to the second depth and the introduction of ions into the heat-treated amorphous layer form the second conductivity type having a pn junction at a third depth shallower than the second depth.
  • the method includes a step of forming one impurity layer, and a step of performing an activation treatment on the first impurity layer.
  • a semiconductor device in which an impurity region having a shallow pn junction is formed is manufactured while reducing the junction leakage current in the same manner as in the first method for manufacturing a semiconductor device.
  • the heat treatment for the amorphous layer and the activation treatment for the first impurity layer are performed for a relatively long time of several minutes, the pattern recovery in the crystal structure of the amorphous layer and the activation of the impurity layer are performed in each step. Dependencies can be prevented.
  • a third method of manufacturing a semiconductor device includes a step of forming a gate electrode on a semiconductor region of the first conductivity type, and a step of forming a gate electrode on the semiconductor region of the first conductivity type.
  • a second conductivity type having a pn junction at a third depth shallower than the second depth by introducing ions into the heat-treated amorphous layer.
  • a MOS FET Metal Oxide Semiconductor Feild Effect Transistor
  • junction leakage in the same manner as in the first method for manufacturing a semiconductor device. It can be manufactured while reducing the current.
  • the heat treatment for the amorphous layer and the activation treatment for the first impurity layer are performed for a relatively long time of several minutes, the crystal structure recovery of the amorphous layer and the impurity layer activation process are performed in each of the steps. Thus, the occurrence of pattern dependency can be prevented.
  • the effect of the present invention for reducing the leakage current when manufacturing a semiconductor device having, for example, a no- or low-region as the second impurity layer is manufactured. Can be realized.
  • the third depth is preferably 5 nm or more and 15 nm or less!
  • the first impurity layer is formed with the third depth being such a depth, the effect of reducing junction leakage current and pattern dependency is reduced, and the first impurity layer is formed, for example, by a shallow pn junction. It can be used as a drain extension or the like that has an effect, and is useful for alleviating the short channel effect.
  • the predetermined temperature of the heat treatment is 475 ° C or more and 600 ° C or less, and the first impurity
  • the activation treatment of the layer or the first impurity layer and the second impurity layer is preferably performed in a temperature range of 500 ° C. or more and 700 ° C. or less.
  • the heat treatment is performed at such a temperature and for a relatively long time of several minutes, it is possible to prevent the occurrence of pattern dependency when the crystal structure of the amorphous layer is recovered. it can.
  • the impurity layer when the impurity layer is activated, the impurity layer can be activated while suppressing the pattern-dependent occurrence and diffusion of impurities as a low-temperature SPE technique.
  • the pattern of the gate electrode formed on the semiconductor region may be unevenly distributed on the semiconductor region.
  • the pattern of the gate electrode formed on the semiconductor region is unevenly distributed on the semiconductor region means that, for example, the gate electrode is densely formed in a certain region on the semiconductor region. In addition, it refers to a case in which a region is formed sparsely in another region.
  • a fourth method of manufacturing a semiconductor device includes a step of forming a gate electrode on a semiconductor region of the first conductivity type, and a step of forming a gate electrode in a region from the surface to the first depth in the semiconductor region.
  • a heat treatment at a predetermined temperature performed at the time of forming the sidewall allows the first depth of the amorphous layer to be formed. In a region from to a second depth shallower than the first depth, thereby recovering the crystal structure, whereby the amorphous layer is retracted to the second depth, and the heat treatment is performed.
  • the junction leakage current can be reduced as in the first method.
  • the heat treatment for the amorphous layer and the activation treatment for the first impurity layer are performed for a relatively long time of several minutes, the crystal structure recovery of the amorphous layer and the activation of the impurity layer are performed separately. In addition, the occurrence of pattern dependency Can be prevented.
  • the step of forming the sidewall and the step of restoring the crystal structure of the amorphous layer in the region from the first depth to the second depth are performed in the same step, whereby the semiconductor device The manufacturing process can be simplified.
  • ions are introduced into regions on both sides of the gate electrode in the amorphous layer, so that a position shallower than the first depth and deeper than the third depth is obtained.
  • a step of forming a second impurity layer of a first conductivity type having a pn junction in the step of performing the activation treatment of the first impurity layer It is preferable to carry out simultaneously.
  • the effect of the present invention of reducing the leak current can be realized when manufacturing a semiconductor device having, for example, a halo region as the second impurity layer.
  • the third depth is not less than 5 nm and not more than 15 nm!
  • the first impurity layer is formed with the third depth being such a depth, the effect of reducing junction leakage current and pattern dependency is reduced, and the first impurity layer is formed, for example, by a shallow pn junction. It can be used as a drain extension or the like that has the property, and is useful for alleviating the short channel effect.
  • the predetermined temperature of the heat treatment is 475 ° C. or more and 600 ° C. or less
  • the activation treatment of the first impurity layer and the second impurity layer is preferably performed in a temperature range of 500 ° C. or more and 700 ° C. or less.
  • the heat treatment is performed at such a temperature and for a relatively long time of several minutes, it is possible to prevent the occurrence of pattern dependency when the crystal structure of the amorphous layer is recovered. it can.
  • the impurity layer is activated, the first impurity layer or the first impurity layer and the second impurity layer are formed as a low-temperature SPE technique while suppressing the occurrence of pattern dependency and the diffusion of impurities. Can be activated.
  • the pattern of the gate electrode formed on the semiconductor region may be unevenly distributed on the semiconductor region.
  • the effect of the present invention that a semiconductor device having characteristics without pattern dependency can be manufactured can be remarkably exhibited.
  • the effect of low-temperature SPE technology is remarkable.
  • the effects of the present invention can be remarkably obtained.
  • the thickness of the amorphous layer is changed after the amorphous layer is formed. Therefore, it is possible to freely set the position of the defect generated during the formation of the amorphous layer and the position of the interface between the amorphous layer and the crystalline region of the semiconductor region (amorphous-crystalline interface), and the position of the defect And the depth of the amorphous layer can be sufficiently separated.
  • FIGS. L (a) to (d) are schematic cross-sectional views showing each step of a method for manufacturing a semiconductor device according to the first embodiment of the present invention.
  • FIGS. 2 (a) to 2 (c) are schematic diagrams showing a method of manufacturing a semiconductor device according to a second embodiment of the present invention, up to formation of a gate electrode forming amorphous layer. It is sectional drawing.
  • FIGS. 3 (a) to 3 (c) are schematic diagrams showing a method of manufacturing a semiconductor device according to a second embodiment of the present invention up to the step of activating a halo region forming impurity layer. It is a sectional view
  • FIGS. 4 (a) to 4 (c) are schematic diagrams showing, from a method of manufacturing a semiconductor device according to a third embodiment of the present invention, up to formation of a gate electrode forming amorphous layer. It is sectional drawing.
  • FIGS. 5 (a) to 5 (c) are schematic views showing a method of manufacturing a semiconductor device according to a third embodiment of the present invention, up to the step of activating a halo region forming impurity layer. It is a sectional view [FIG. 6]
  • FIGS. 6 (a) to 6 (c) are schematic cross-sectional views showing steps from the formation of a gate electrode to the formation of an amorphous layer in a conventional method of manufacturing a semiconductor layer.
  • FIGS. 7 (a) and 7 (b) are schematic cross-sectional views showing a contact drain formation force and an impurity layer activation in a conventional semiconductor layer manufacturing method.
  • FIGS. 1A to 1D are cross-sectional views schematically illustrating steps of a method for manufacturing a semiconductor device according to the first embodiment.
  • an n-type silicon substrate 100 is prepared as shown in FIG. 1 (a).
  • ions of, for example, germanium or silicon are implanted into the silicon substrate 100, and the surface force of the silicon substrate 100 is also reduced to a region up to the first depth A.
  • An amorphous layer 101 is formed.
  • a defect 103 is generated near an interface between the silicon substrate 100 and the crystal region of the amorphous layer 101 (hereinafter, referred to as an amorphous' crystal interface 102), in other words, near the first depth A.
  • the first depth A at which the amorphous layer 101 is formed can be arbitrarily set.
  • the depth at which the defect 103 exists can be reduced. Can be set arbitrarily.
  • the amorphous layer 101 recovers the crystal structure at a predetermined recovery rate from the amorphous crystal interface 102 toward the surface of the silicon substrate 100.
  • the crystal structure was recovered to an arbitrary second depth B which was shallower than the first depth A,
  • the amorphous layer 101 can be reduced to a region from the surface of the silicon substrate 100 to the second depth B.
  • the thickness of the amorphous layer 101 is the thickness from the surface of the silicon substrate 100 to the second depth B.
  • the defect 103 existing at the first depth A which was the position of the amorphous-crystal interface 102 before heat treatment, and the amorphous' crystal interface 10 2 after heat treatment existing at the second depth B, And can be sufficiently separated.
  • impurity ions are implanted into the amorphous layer 101 to form a pn junction 104 at a third depth C, which is shallower than the second depth B.
  • the pn junction 104 is formed inside the amorphous layer 101.
  • the position of the amorphous ′ crystal interface and the position of the defect can be controlled and separated. For this reason, by performing ion implantation using the amorphous layer, the range that can be selected as the position of each junction necessary for forming the transistor of the semiconductor device is widened. In other words, it is possible to avoid defects existing at the position of the amorphous' crystal interface when the amorphous layer is initially formed, and to arbitrarily select the position of each junction.
  • the depth (first depth A) at which the amorphous layer 101 is formed can be arbitrarily set. This results in defect 103 The depth can be set arbitrarily.
  • the depth of the amorphous layer 101 after the heat treatment (the second depth B, which is shallower than the first depth A) is set. It can be set arbitrarily.
  • the pn junction 104 has a third depth C which is shallower than the second depth B. Will be formed. Since the second depth B is shallower than the first depth A, the position of the pn junction 104 (third depth C) is set at a position away from the defect 103 existing at the first depth A. Will be
  • the junction leak current can be reduced. If the defect 103 and the pn junction 104 are close to each other, a junction leak current may be caused. However, according to the present embodiment, the defect 103 and the pn junction 104 can be set at positions sufficiently separated from each other.
  • the temperature of the heat treatment (low-temperature annealing) for recovering the depth of the amorphous layer 101 is preferably not less than 475 ° C and not more than 600 ° C. ing .
  • annealing is performed at such a temperature, the roughness of the amorphous ′ crystal interface 102 immediately after the formation of the amorphous layer 101 can be made substantially flat after the heat treatment. Specifically, the roughness of the amorphous / crystalline interface 102 can be reduced to 1 nm or less.
  • a p-type silicon substrate using an n-type silicon substrate 100 as a semiconductor region may be used.
  • ions are introduced into the amorphous layer by ion implantation.
  • ions may be introduced by other means, for example, plasma doping.
  • FIGS. 2 (a) to 2 (c) and 3 (a) to 3 (c) are cross-sectional views schematically showing steps of a method for manufacturing a semiconductor device according to the second embodiment.
  • a gate electrode 107 having a polysilicon force is formed on an n-type silicon substrate 100 as a semiconductor region via a gate insulating film 106.
  • This may be formed using, for example, a known lithography technique and etching technique.
  • the length is, for example, 70 nm.
  • the thickness of the amorphous layer 101 refers to the thickness from the surface of the silicon substrate 100 to the lower surface of the amorphous layer 101. That is, for example, the amorphous layer 101 has a shallow force below the gate electrode 107. It refers to the thickness of other parts, not the shallow part.
  • the thickness refers to the thickness of the surface of the silicon substrate 100 up to the lower surface of the region.
  • the depth of a pn junction refers to the depth of the lower surface of the junction.
  • the first depth is set at a position deeper than various pn junctions required for forming a transistor.
  • germanium is implanted at an implantation energy of 60 keV and a dose of 3
  • the first depth is about 80 nm. This depth is deeper than a pn junction such as a drain extension and a narrow region to be formed later.
  • a defect 103 is generated near the interface between the crystalline region of the silicon substrate 100 and the amorphous layer 101 (the interface exists at the first depth).
  • the crystal structure can be recovered in a region of the amorphous layer 101 up to an arbitrary second depth that is shallower than the first depth force first depth.
  • the amorphous layer 101 is reduced to a region from the surface of the silicon substrate 100 to the second depth. This is shown in Fig. 2 (b).
  • the second depth is 15 ⁇ ! ⁇ 3 Onm.
  • the temperature range of 475 ° C. or more and 600 ° C. or less in the present embodiment is preferably a temperature range, but is not limited thereto.
  • both sides of the gate electrode 107 in the amorphous layer 101 are formed. Boron or the like which is an impurity is ion-implanted into the region using the gate electrode 107 as a mask. As a result, a p-type drain extension 108 that partially enters below the gate electrode 107 is formed as a first impurity layer. In this case, for example, implantation energy and a dose amount below IkeV is subject of l X 10 "Zcm 2.
  • the drain extension 108 is formed to a depth of, for example, 5 nm to 15 nm.
  • the drain extension 108 can be formed in a region sufficiently shallower than the second depth.
  • a pn junction is formed at the boundary between the p-type drain extension 108 and the n-type silicon substrate 100, and the position of the pn junction is sufficiently away from the defect existing at the first depth. I have. For this reason, a connection leak current caused by the defect 103 can be suppressed.
  • n-type halo region 109 is formed as a second impurity layer so as to penetrate further below the gate electrode 107 than the drain extension 108 and surround the drain extension 108.
  • the pn junction between the n-type halo region 109 and the p-type drain extension 108 is also sufficiently away from the defect 103 existing at the first depth, so that the connection leakage current caused by the defect 103 Can be suppressed.
  • insulating sidewalls 110 are formed on both side surfaces of the gate electrode 107. Subsequently, ions of an n-type impurity are implanted into regions on both sides of the gate electrode 107 and the sidewall 110 in the silicon substrate 100 as a mask for the gate electrode 107 and the sidewall 110. Thereby, the contact drain 111 is formed.
  • the contact drain 111 is higher than the drain extension 108 to reduce the contact resistance! ⁇
  • the impurity concentration is set to be lower than the first depth (about 80 nm in this embodiment), for example, about 60 nm. I do.
  • the drain extension 108, the halo region 109, the contact drain 111, etc. is activated.
  • This uses low-temperature SPE technology.
  • the heat treatment is performed under the condition that the temperature is 500 ° C. or more and 800 ° C. or less and the processing time is 2 minutes or more and 3 minutes or less.
  • the temperature range of 500 ° C. or more and 800 ° C. or less is a preferable condition, and is not limited to this.
  • the activation treatment is more preferably performed in a temperature range of 500 ° C. or more and 700 ° C. or less.
  • the amorphous layer 101 recovers the crystal structure and the amorphous region 101 does not exist in the silicon substrate 100, and the impurity such as the drain extension 108, the halo region 109, and the contact drain 111 does not exist.
  • the layer can be activated without the diffusion of impurities.
  • FIG. 3 (c) shows that this heat treatment is comparatively long, for example, several minutes, unlike flash annealing or the like which performs processing in a short time. For this reason, even if the pattern formed on the silicon substrate 100 has non-uniformity such as the density difference of the gate electrode 107, a transistor having a characteristic without variation without being affected by the non-uniformity is required. Can be formed.
  • the crystal structure of the amorphous layer 101 is partially reduced by heat treatment. Recover and retract the amorphous' crystal interface to a second depth that is shallower than the first depth. Therefore, it is possible to separate the defect 103 existing at the first depth from the heat-treated amorphous' crystal interface at the second depth. Subsequently, when the drain extension 108 and the halo region 109 are formed inside the amorphous layer 101 by performing ion implantation on the amorphous layer 101, the respective pn junctions and the defects 103 can be sufficiently separated. .
  • a halo region 109 is not an essential element of the present embodiment, and may be formed as necessary!
  • the first depth is about 80 nm
  • the second depth is 15 nm to 30 nm
  • the depth of the drain extension 108 is 5 ⁇ ! ⁇ 15nm! / These are!
  • deviations are also preferred! / ⁇ values, but are not limited to these and may be set as needed.
  • ion implantation implantation energy, implantation angle, dose amount, etc.
  • ions are introduced into the amorphous layer 101 by ion implantation, but ions may be introduced by means other than ion implantation such as plasma doping.
  • the first conductivity type is n-type
  • the second conductivity type is p-type
  • the first conductivity type may be p-type
  • the second conductivity type may be n-type
  • the amorphous layer 101 is formed.
  • the order may be reversed to form the gate electrode 107 after forming the amorphous layer 101 on the silicon substrate 100.
  • FIGS. 4 (a) to 4 (c) and FIGS. 5 (a) to 5 (c) are cross-sectional views schematically showing steps of a method for manufacturing a semiconductor device according to the third embodiment.
  • a gate electrode 107 having a polysilicon force is formed on an n-type silicon substrate 100 as a semiconductor region via a gate insulating film 106. This may be formed, for example, using a known lithography technique and etching technique!
  • ions of, for example, germanium or silicon are implanted into regions on both sides of the gate electrode 107 in the silicon substrate 100, and the surface of the silicon substrate 100 has an amorphous layer having a thickness up to the first depth.
  • the thickness of the amorphous layer 101 refers to the thickness from the surface of the silicon substrate 100 to the lower surface of the amorphous layer 101.
  • the first depth is set at a position deeper than various pn junctions necessary for forming a transistor by adjusting the ion implantation energy.
  • the [0095] Specifically, for example, Germa - a Yuumu, when and implanted at a dose of 3 X 10 14 / cm 2 at an implantation energy 60 keV, the first depth is about 80nm, and this depth, It is deeper than the pn junction such as the drain extension and the narrow region that will be formed later.
  • a defect 103 is generated near the interface between the crystalline region of the silicon substrate 100 and the amorphous layer 101 (the interface exists at the first depth).
  • a silicon oxide film is deposited on both sides of the gate electrode 107 by low-pressure CVD to form an insulating sidewall 110. Since this step involves a heat treatment performed at about 550 ° C., the amorphous layer 101 is formed in the region from the first depth to any second depth shallower than the first depth simultaneously with the formation of the sidewall 110. The crystal structure recovers. As a result, in the amorphous layer 101, the surface force of the silicon substrate 100 is also reduced to the region at the second depth.
  • the second depth is not less than 15 nm and not more than 30 nm.
  • the position of the defect 103 does not change and remains at the first depth.
  • boron and other impurities such as boron or the like using the gate electrode 107 and the side wall 110 as a mask are formed in the region of the amorphous layer 101 on both sides of the gate electrode 107 and the side wall 110. Inject.
  • a p-type drain extension 108 that partially enters below the gate electrode 107 is formed as a first impurity layer.
  • the angle with respect to the normal line of the substrate surface is set to 25 degrees
  • the implantation energy is set to lkeV or less
  • the dose is set to 1 ⁇ 10 14 Zcm 2 .
  • the drain extension 108 is formed to a depth of 5 nm or more and 15 nm or less.
  • the drain extension 108 is formed in a region sufficiently shallower than the second depth.
  • a pn junction is formed at the boundary between the p-type drain extension 108 and the n-type silicon substrate 100, and the pn junction is formed at a second depth shallower than the first depth. Compared At a shallow position. For this reason, the pn junction is sufficiently separated from the defect force existing at the first depth, so that the connection leakage current caused by the defect 103 can be suppressed.
  • an angle with respect to a normal for example, in the region on both sides of the gate electrode 107 and the sidewall 110 in the silicon substrate 100 Arsenic is ion-implanted under the conditions of 45 degrees and a dose of 5 ⁇ 10 13 / cm 2 .
  • an n-type halo region 109 is formed as a second impurity layer so as to enter under the gate electrode 107 further than the drain extension 108 and surround the drain extension 108.
  • the halo region 109 is formed to be located at a position shallower than the second depth.
  • the pn junction between the n-type halo region 109 and the p-type drain extension 108 is also shallower than the first depth and further shallower than the second depth. It will be in place. For this reason, the pn junction is sufficiently separated from the defect 103 existing at the first depth, so that it is possible to prevent the occurrence of connection leakage current due to the defect 103.
  • n-type impurity ions are implanted into regions on both sides of the gate electrode 107 and the sidewall 110 in the silicon substrate 100 using the gate electrode 107 and the sidewall 110 as a mask. .
  • the contact drain 111 is formed.
  • the contact drain 111 has a higher impurity concentration than the drain extension 108 to reduce the contact resistance and has a depth smaller than the first depth (about 80 nm in the present embodiment), for example, about 60 nm. I do.
  • an activation process for the impurity layers such as the drain extension 108, the halo region 109, and the contact drain 111 is performed.
  • This uses low-temperature SPE technology.
  • the heat treatment is performed under the condition that the temperature is 500 ° C. or more and 800 ° C. or less and the processing time is 2 minutes or more and 3 minutes or less.
  • the temperature range of 500 ° C. or more and 800 ° C. or less is a preferable condition, and is not limited to this. More preferably, the activation treatment is performed in a temperature range of 500 ° C. or more and 700 ° C. or less.
  • the amorphous layer 101 recovers the crystal structure, so that the amorphous region 101 does not exist in the silicon substrate 100, and the drain extension 108 and the halo region
  • the impurity layers such as the region 109 and the contact drain 111 can be activated without the diffusion of impurities.
  • FIG. 5 (c) shows that this heat treatment is comparatively long, for example, several minutes, unlike flash annealing or the like which performs processing in a short time. For this reason, even if the pattern formed on the silicon substrate 100 has non-uniformity such as the density difference of the gate electrode 107, a transistor having a characteristic without variation without being affected by the non-uniformity is required. Can be formed.
  • the surface force of the silicon substrate 100 is initially formed by forming the amorphous layer 101 in the region up to the first depth, and then performing the heat treatment performed in the step of forming the sidewall 110.
  • the crystal structure of the amorphous layer 101 is partially recovered, and the amorphous ′ crystal interface is retreated to a second depth shallower than the first depth. For this reason, the defect 103 existing at the first depth and the amorphous-crystal interface after the heat treatment at the second depth can be separated.
  • the drain extension 108 and the halo region 109 are formed inside the amorphous layer 101 by performing ion implantation on the amorphous layer 101, the respective pn junctions and the defects 103 can be sufficiently separated.
  • the heat treatment performed in the step of forming the sidewalls 110 simultaneously performs the processing of restoring the crystal structure of the amorphous layer 101 in the region from the first depth to the second depth. Do. For this reason, the number of steps can be reduced.
  • halo region 109 is not an essential element of the present embodiment, and may be formed as necessary!
  • the first depth, the second depth, and the depth of the drain extension 108 described in the present embodiment are all preferable values of the force. It should be set.
  • the ion implantation conditions (implantation energy, implantation angle, dose amount, and the like) in the formation of the amorphous layer 101 and the formation of the drain extension 108, the halo region 109, and the contact drain 111 are shown in this embodiment. Is a preferable condition for each of the above values. The present invention is not limited to these.
  • the first conductivity type is n-type
  • the second conductivity type is p-type
  • the first conductivity type may be p-type
  • the second conductivity type may be n-type
  • the amorphous layer 101 is formed after forming the gate electrode 107 on the silicon substrate 100.
  • the order may be reversed to form the gate electrode 107 after forming the amorphous layer 101 on the silicon substrate 100.
  • ions are introduced into the amorphous layer 101 by ion implantation by a method other than ion implantation, for example, plasma doping.
  • the method of manufacturing a semiconductor device according to the present invention has an effect that the position of a defect generated at the time of forming an amorphous layer and the position of a pn junction at the time of forming an impurity layer are sufficiently separated. This effect can be used to suppress junction leakage current caused by defects.
  • low-temperature SPE technology can be used to form shallow drain extensions uniformly regardless of the pattern formed on the semiconductor region.

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Abstract

　シリコン基板１００の表面から第１の深さＡまでの領域にアモルファス層１０１を形成する。この際、アモルファス・結晶界面１０２付近に欠陥１０３が発生する。次に、熱処理によってアモルファス層１０１の結晶構造を第１の深さＡから第１の深さＡよりも浅い第２の深さＢまでの領域について回復させる。これによって、シリコン基板１００の表面から第２の深さＢまでの領域がアモルファス層１０１となる。この際、欠陥１０３は第１の深さＡに残る。この後、イオン注入により第２の深さＢよりも浅い第３の深さＣにｐｎ接合１０４を形成する。

Description

明 細 書
半導体装置の製造方法
技術分野
[0001] 本発明は半導体装置の製造方法に関し、特に、リーク電流を抑制した浅い接合（ shallow junction)を形成する方法に関する。
背景技術
[0002] 近年、半導体集積回路装置の高集積化、高機能化及び高速化に伴って、トランジ スタにおけるショートチャンネル効果が大きな問題となってきている。ここで、ショート チャンネル効果を解消する技術の 1つとしては、極めて浅い pn接合を有するドレイン エクステンションを用いる方法が知られて 、る。
[0003] 例えばゲート電極の寸法が 65nmのトランジスタでは、ドレインエクステンションの pn 接合の深さは約 13nmとするのが良いと言われている。これを実現するためには、サ 一マルバジェット時間を数ミリ秒に抑えるフラッシュランプアニール技術及びレーザー ァニール技術が検討されて 、る。
[0004] し力しながら、このような短時間熱処理技術においては、熱処理時間が極めて短い ために、半導体装置上のパターンの影響を受けて不純物の活性ィ匕率にバラツキが 生じる。この結果、トランジスタ特性にバラツキが出るという短所を有している。この短 所は、さまざまなパターンを有するシステム LSIの量産においては致命的な欠点にな りうる。
[0005] そこで、不純物の活性ィ匕のみが起こり且つ拡散が起こらない温度である例えば 500 °C以上で且つ 800°C以下の温度範囲において数分間の熱処理を行なう技術が提案 されている。これは低温 SPE (Solid Phase Epitaxy )技術と呼ばれる。
[0006] 以下、従来技術である低温 SPE技術にっ 、て、 Pチャンネルトランジスタの形成を 例に取り、図面を参照して説明する。
[0007] 図 6 (a)〜（c)及び図 7 (a)、 (b)は、低温 SPE技術を用いた Pチャンネルトランジス タの形成工程を模式的に示す断面図である。
[0008] まず、図 6 (a)に示すように、シリコン基板 10上にゲート絶縁膜 11を介してゲート電 極 12を形成する。次に、シリコン基板 10におけるゲート電極 12両側の領域に、注入 エネルギー数 KeV〜数 1 OkeVの条件でゲルマ-ユウム又はシリコンをイオン注入し 、アモルファス層 13を形成する。この際、アモルファス層 13とアモルファス層 13下部 の結晶構造を持つシリコン基板 10との界面付近に欠陥 14が生じる。
[0009] 次に、図 6 (b)に示すように、アモルファス層 13にドーパントとなるボロンを注入エネ ルギー IkeV以下でイオン注入することによって、ドレインエクステンション 15を形成 する。
[0010] 次に、図 6 (c)に示すように、シリコン基板 10におけるゲート電極 12両側の領域に、 砒素又はアンチモンを基板面の法線に対して例えば 25度の角度でイオン注入し、ハ ロー領域 16を形成する。
[0011] 続いて、図 7 (a)に示すように、ゲート電極 12の両側にサイドウォール 17を形成する 。この後、シリコン基板 10におけるゲート電極 12及びサイドウォール 17の両側領域 に、ボロンを注入エネルギー数 keVでイオン注入することによって、コンタクトドレイン 18を形成する。
[0012] 最後に、図 7 (b)に示すように、 500°C以上で且つ 800°C以下の温度において、数 分間の熱処理を行なう。これによつて、アモルファス層 13は結晶構造を回復し、シリコ ン基板 10の中にアモルファスである領域は存在しなくなる。但し、欠陥 14は、ァモル ファス層 13とシリコン基板 10との界面であった領域に残る。
[0013] 以上のようにすると、ドレインエクステンション 15形成用のドーパントとして注入され たボロンは、アモルファス層 13内部において、アモルファス層 13が結晶構造を回復 する過程中に、拡散を伴わない急激な活性化を起す。これによつて、浅い pn接合が 形成できる。この技術によって形成される pn接合の深さは、イオン注入直後に形成さ れた不純物プロファイルによって、ほぼ決定される。
[0014] ところで、アモルファス層 13は、ドレインエクステンション 15の pn接合の深さよりも深 い位置まで形成する。このためには、アモルファス層 13形成のためにゲルマ-ユウム 又はシリコンをシリコン基板 10に注入する際の注入エネルギーを、ドレインェクステン シヨン 15形成のために注入されるボロンのプロファイルがアモルファス層 13内に全て 納まるように設定する。 [0015] このようにして、 pn接合深さが 20nm未満であるドレインエクステンション 15を形成 する。熱処理の時間が数分間と長いため、パターン依存性の極めて低いドレインエタ ステンション 15となる。パターン依存性とは、ウェハ面内（1チップ内）において、形成 されているパターンの影響によって不純物の活性ィ匕率等がばらつくことを意味する。 具体的には、例えば、ポリシリコン力もなるゲート電極がウェハ内における全ての位置 で均一には分布していない場合に、該分布の粗密差によって不純物の活性ィ匕率が ばらつくことを意味する。
非特許文献 1：ジョン ·〇·ボーランド（John 0. Borland)、 Low Temperature Activation of Ion Implanted Dopants、 Extended Abstracts of International Workshop on Junction Technology 2002、応用物理学会（Japan Society of Applied Physics)、 2002 年 12月、 p.85- 88
発明の開示
発明が解決しょうとする課題
[0016] し力しながら、前記の低温 SPE技術においては次のような問題が生じる。つまり、ァ モルファス層の深さが 15nm〜30nm付近となるため、イオン導入時にアモルファス 層と結晶（シリコン基板)層との界面に発生する欠陥が、ハロー領域の pn接合の位置 やドレインエクステンションの pn接合の位置に極めて近い位置に存在することになつ てしまう。この結果、低温 SPE技術を用いて製造した従来の半導体集積回路装置で は、接合リーク電流が、フラッシュランプアニール又はレーザーァニールを使用して 製造された半導体集積回路装置に比べて大幅に増加すると言う問題が生じる。
[0017] 前記に鑑み、本発明は、低温 SPE技術を用い、接合リーク電流を抑制すると共に パターン依存性を抑制した半導体装置の製造方法を提供することを目的とする。 課題を解決するための手段
[0018] 前記の目的を達成するために、本願発明者は、次のようにして接合リーク電流を抑 制する方法を着想するに至った。つまり、アモルファス層形成の際にアモルファス層 と結晶領域との界面付近に発生する欠陥の位置を、半導体装置の各 pn接合の深さ に応じて設定する。これにより、アモルファス '結晶界面に発生する欠陥とトランジスタ 等で必須の各 pn接合の位置とを分離し、接合リーク電流を抑制する。このような方法 である。
[0019] 具体的には、本発明に係る第 1の半導体装置の製造方法は、半導体領域における その表面力 第 1の深さまでの領域にアモルファス層を形成する工程と、ァモルファ ス層に対して所定の温度にお 、て熱処理を行なうことにより、アモルファス層のうち、 第 1の深さから第 1の深さよりも浅い第 2の深さまでの領域について結晶構造を回復さ せ、それによつてアモルファス層を第 2の深さまで後退させる工程と、熱処理が行なわ れたアモルファス層にイオンを導入することにより、第 2の深さよりも浅い第 3の深さに pn接合を形成する工程とを備えて 、る。
[0020] 第 1の半導体装置の製造方法によると、イオンを導入する際のアモルファス層の厚 さとアモルファス層形成の際に発生する欠陥の位置とを別個に分離して設定できる。 以下に更に詳しく説明する。
[0021] 半導体領域にアモルファス層を形成する際、アモルファス層と半導体領域のうちの 結晶構造を持つ領域との界面 (以下、アモルファス '結晶界面と呼ぶ)付近に結晶の 欠陥が発生する。第 1の半導体装置の製造方法においては、アモルファス層は半導 体領域の表面から第 1の深さまでの領域に形成されるから、アモルファス '結晶界面 は第 1の深さに存在し、前記欠陥も第 1の深さ付近に存在する。ここで、アモルファス 層に対して熱処理を行なうことにより、第 1の深さから第 1の深さよりも浅い第 2の深さ までの領域について結晶構造を回復させると、半導体領域の表面力 第 2の深さま での領域がアモルファス層となる。この結果、熱処理後のアモルファス ·結晶界面は 第 2の深さに存在することになる。以上のようにして、アモルファス層の厚さ（ァモルフ ァス ·結晶界面の存在する第 2の深さ）と、欠陥の存在する位置 (第 1の深さ）とを別個 に分離して設定できる。また、その後、アモルファス層に対するイオン導入により、第 2 の深さよりも浅い第 3の深さに pn接合を形成する。このようにすると、アモルファス層 形成の際に第 1の深さ付近に発生した結晶の欠陥と、第 3の深さに形成される pn接 合とを十分に分離することができる。
[0022] 以上の結果、第 1の半導体装置の製造方法によって、接合リーク電流を低減するこ とができる。つまり、欠陥と pn接合が近くに存在すると接合リーク電流が発生する一 因となるが、第 1の半導体装置の製造方法によると、欠陥と pn接合とが十分離れた位 置に存在させることができる力 である。
[0023] ここで、アモルファス層に対する熱処理を、比較的長時間である数分間の熱処理と すると、パターン依存性の無い活性ィ匕処理を行なうことができる。この結果、浅い pn 接合 (例えばドレインエクステンション接合)を有し且つ接合リーク電流の低減された 半導体装置をパターン依存性無く製造することができる。
[0024] 尚、第 1の半導体装置の製造方法において、熱処理を行なう際の所定の温度は、 4 75°C以上で且つ 600°C以下であることが好ましい。
[0025] このような設定温度において比較的長時間である数分間の熱処理を行なうと、バタ ーン依存性の無い活性ィ匕処理を行なうことが確実にできる。この結果、浅い pn接合（ 例えばドレインエクステンション接合)を有し且つ接合リーク電流の低減された半導体 装置をパターン依存性無く製造することが確実にできる。
[0026] 本発明に係る第 2の半導体装置の製造方法は、第 1導電型の半導体領域における その表面力 第 1の深さまでの領域にアモルファス層を形成する工程と、ァモルファ ス層に対して所定の温度にお 、て熱処理を行なうことにより、アモルファス層のうち、 第 1の深さから第 1の深さよりも浅い第 2の深さまでの領域について結晶構造を回復さ せ、それによつてアモルファス層を第 2の深さまで後退させる工程と、熱処理が行なわ れたアモルファス層にイオンを導入することにより、第 2の深さよりも浅い第 3の深さに pn接合を有する第 2導電型の第 1の不純物層を形成する工程と、第 1の不純物層に 対して活性ィ匕処理を行なう工程とを備えている。
[0027] 第 2の半導体装置の製造方法によると、浅い pn接合を有する不純物領域の形成さ れた半導体装置を、第 1の半導体装置の製造方法と同様に接合リーク電流を低減し ながら製造することができる。また、アモルファス層に対する熱処理及び第 1の不純物 層に対する活性化処理を比較的長時間である数分間の熱処理とすると、ァモルファ ス層の結晶構造回復及び不純物層活性ィ匕のそれぞれの工程において、パターン依 存性の発生を防止することができる。
[0028] 本発明に係る第 3の半導体装置の製造方法は、第 1導電型の半導体領域上にゲ ート電極を形成する工程と、第 1導電型の半導体領域におけるその表面力ゝら第 1の 深さまでの領域にアモルファス層を形成する工程と、アモルファス層に対して所定の 温度において熱処理を行なうことにより、アモルファス層のうち、第 1の深さから第 1の 深さよりも浅 、第 2の深さまでの領域にっ 、て結晶構造を回復させ、それによつてァ モルファス層を第 2の深さまで後退させる工程と、熱処理が行なわれたアモルファス 層にイオンを導入することにより、第 2の深さよりも浅い第 3の深さに pn接合を有する 第 2導電型の第 1の不純物層を形成する工程と、熱処理が行なわれた前記ァモルフ ァス層にイオンを導入することにより、第 1の深さよりも浅く且つ第 3の深さよりも深い位 置に pn接合を有する第 1導電型の第 2の不純物層を形成する工程と、第 1の不純物 層及び第 2の不純物層に対して活性ィ匕処理を行なう工程とを備えて 、る。
[0029] 第 3の半導体装置の製造方法によると、浅い pn接合を有する不純物層を備えた M OSFET (Metal Oxide Semiconductor Feild Effect Transistor )等を、第 1の半導体 装置の製造方法と同様に接合リーク電流を低減しながら製造することができる。また 、アモルファス層に対する熱処理及び第 1の不純物層に対する活性化処理として比 較的長時間である数分間の熱処理を行なうと、アモルファス層の結晶構造回復及び 不純物層活性化の工程のそれぞれにお 、て、パターン依存性の発生を防止すること ができる。
[0030] また、第 2の不純物層を形成しているので、第 2の不純物層として例えばノ、ロー領 域等を備えた半導体装置を製造する際に、リーク電流を低減する本発明の効果を実 現できる。
[0031] また、本発明に係る第 1、第 2又は第 3の半導体装置の製造方法において、第 3の 深さは 5nm以上で且つ 15nm以下であることが好まし!/、。
[0032] 第 3の深さをこのような深さとして第 1の不純物層を形成すると、接合リーク電流及び パターン依存性の低減という効果にカ卩え、第 1の不純物層を例えば浅い pn接合を有 するドレインエクステンション等として利用でき、ショートチャンネル効果緩和に有用で ある。
[0033] また、本発明に係る第 2又は第 3の半導体装置の製造方法にぉ 、て、熱処理の所 定の温度は、 475°C以上で且つ 600°C以下であり、第 1の不純物層又は第 1の不純 物層と第 2の不純物層との活性化処理は、 500°C以上で且つ 700°C以下の温度範 囲で行なわれることが好まし 、。 [0034] このような温度に設定し且つ比較的長時間である数分間の熱処理を行なうと、ァモ ルファス層の結晶構造の回復の際に、パターン依存性が発生するのを防止すること ができる。これと共に、不純物層の活性ィ匕の際に、低温 SPE技術として、パターン依 存性の発生と不純物の拡散を抑制しながら不純物層の活性ィ匕を行なうことができる。
[0035] また、半導体領域上に形成されるゲート電極のパターンは半導体領域上で不均一 に分布していてもよい。
[0036] ここで、半導体領域上に形成されるゲート電極のパターンが半導体領域上で不均 一に分布しているとは、例えばゲート電極が半導体領域上のある領域では密に形成 されていると共に、別の領域では疎に形成されているような場合を言う。
[0037] このような場合、低温で数分間の熱処理を行なうことによってパターン依存性の無 い特性を有する半導体装置が製造できるという本発明の効果が顕著に発揮できる。 低温 SPE技術の効果が顕著に得られるのである。また、ゲート電極以外のパターン が不均一に分布して 、る場合にっ 、ても、本発明の効果は顕著に得られる。
[0038] 本発明に係る第 4の半導体装置の製造方法は、第 1導電型の半導体領域上にゲ ート電極を形成する工程と、半導体領域におけるその表面から第 1の深さまでの領域 にアモルファス層を形成する工程と、ゲート電極の側面に絶縁性のサイドウォールを 形成すると同時に、サイドウォール形成の際に行なわれる所定の温度の熱処理によ つて、アモルファス層のうち、第 1の深さから前記第 1の深さよりも浅い第 2の深さまで の領域にっ 、て結晶構造を回復させ、それによつてアモルファス層を前記第 2の深さ まで後退させる工程と、熱処理が行なわれた前記アモルファス層におけるゲート電極 両側の領域にイオンを導入することにより、第 2の深さよりも浅い第 3の深さに pn接合 を有し且つ第 2導電型である第 1の不純物層を形成する工程と、第 1の不純物層の 活性ィ匕処理を行なう工程とを備えている
第 4の半導体装置の製造方法によると、浅い pn接合を有する不純物層を備えた M OSFET等を形成する際、第 1の製造方法と同様に接合リーク電流を低減することが できる。また、アモルファス層に対する熱処理及び第 1の不純物層に対する活性化処 理の際に比較的長時間である数分間の熱処理を行なうと、アモルファス層の結晶構 造回復及び不純物層活性化のそれぞれの工程にぉ 、て、パターン依存性の発生を 防止することができる。
[0039] 更に、サイドウォールを形成する工程と第 1の深さから第 2の深さまでの領域のァモ ルファス層について結晶構造を回復させる工程とを同一の工程で行なうことにより、 半導体装置の製造工程を簡略ィ匕することができる。
[0040] 尚、第 1の不純物層を形成する工程よりも後に、アモルファス層におけるゲート電極 両側の領域にイオンを導入することにより、第 1の深さよりも浅く且つ第 3の深さよりも 深い位置に pn接合を有する第 1導電型の第 2の不純物層を形成する工程を更に備 え、第 1の不純物層の活性ィ匕処理を行なう工程において、第 2の不純物層の活性ィ匕 処理を同時に行なうことが好ましい。
[0041] このようにすると、第 2の不純物層として例えばハロー領域などを備えた半導体装置 を製造する際に、リーク電流を低減する本発明の効果を実現できる。
[0042] また、本発明に係る第 4の半導体装置の製造方法において、第 3の深さは 5nm以 上で且つ 15nm以下であることが好まし!/、。
[0043] 第 3の深さをこのような深さとして第 1の不純物層を形成すると、接合リーク電流及び パターン依存性の低減という効果にカ卩え、第 1の不純物層を例えば浅い pn接合を有 するドレインエクステンション等として利用でき、ショートチャンネル効果の緩和に有用 である。
[0044] また、本発明に係る第 4の半導体装置の製造方法にぉ 、て、熱処理の所定の温度 は、 475°C以上で且つ 600°C以下であり、第 1の不純物層又は第 1の不純物層と第 2 の不純物層との活性ィヒ処理は、 500°C以上で且つ 700°C以下の温度範囲で行なわ れることが好ましい。
[0045] このような温度に設定し且つ比較的長時間である数分間の熱処理を行なうと、ァモ ルファス層の結晶構造の回復の際に、パターン依存性が発生するのを防止すること ができる。これと共に、不純物層の活性ィ匕の際に、低温 SPE技術として、パターン依 存性の発生と不純物の拡散を抑制しながら第 1の不純物層又は第 1の不純物層と第 2の不純物層との活性ィ匕ができる。
[0046] また、半導体領域上に形成されるゲート電極のパターンは半導体領域上で不均一 に分布していてもよい。 [0047] このような場合、低温で数分間の熱処理を行なうことによってパターン依存性の無 い特性を有する半導体装置が製造できるという本発明の効果が顕著に発揮できる。 低温 SPE技術の効果が顕著に得られるのである。また、ゲート電極以外のパターン が不均一に分布して 、る場合にっ 、ても、本発明の効果は顕著に得られる。
発明の効果
[0048] 本発明に係る半導体装置の製造方法によると、アモルファス層を形成した後に、そ の厚さを変化させる。このため、アモルファス層形成の際に発生する欠陥の位置及び アモルファス層と半導体領域のうちの結晶領域との界面 (アモルファス '結晶界面）の 位置を個別に自由に設定することができ、欠陥の位置とアモルファス層の深さを十分 に分離できる。
[0049] また、この結果、アモルファス層内部に pn接合を形成することにより、欠陥の位置と pn接合の位置とを十分に離すことができる。このため、欠陥に起因する接合リーク電 流を抑制しながら、浅いドレインエクステンション接合等を形成することができる。また 、低温 SPE技術を使用することにより、パターン依存性の発生を防止できる。
図面の簡単な説明
[0050] [図 1]図 l (a)〜(d)は、本発明における第 1の実施形態に係る半導体装置の製造方 法の各工程を示す模式的な断面図である。
[図 2]図 2 (a)〜(c)は、本発明における第 2の実施形態に係る半導体装置の製造方 法のうち、ゲート電極形成カゝらアモルファス層の形成までを示す模式的な断面図であ る。
[図 3]図 3 (a)〜 (c)は、本発明における第 2の実施形態に係る半導体装置の製造方 法のうち、ハロー領域形成力 不純物層の活性ィ匕までを示す模式的な断面図である
[図 4]図 4 (a)〜(c)は、本発明における第 3の実施形態に係る半導体装置の製造方 法のうち、ゲート電極形成カゝらアモルファス層の形成までを示す模式的な断面図であ る。
[図 5]図 5 (a)〜 (c)は、本発明における第 3の実施形態に係る半導体装置の製造方 法のうち、ハロー領域形成力 不純物層の活性ィ匕までを示す模式的な断面図である [図 6]図 6 (a)〜(c)は、従来の半導体層賃製造方法のうち、ゲート電極形成からァモ ルファス層の形成までを示す模式的な断面図である。
圆 7]図 7 (a)及び (b)は、従来の半導体層賃製造方法のうち、コンタクトドレイン形成 力も不純物層の活性ィ匕までを示す模式的な断面図である。
符号の説明
100 シリコン基板
101 アモルファス層
102 アモルファス ·結晶界面
103 欠陥
104 pn接合
106 ゲート絶縁膜
107 ゲート電極
108
109 八口一領域
110 サイドウォール
111 コンタクトドレイン
A 第 1の深さ
B 第 2の深さ
C 第 3の深さ
発明を実施するための最良の形態
[0052] (第 1の実施形態）
以下、本発明の第 1の実施形態に係る半導体装置の製造方法について、図面を参 照しながら説明する。
[0053] 図 1 (a)〜 (d)は、第 1の実施形態に係る半導体装置の製造方法の工程を模式的 に表す断面図である。
[0054] まず、半導体領域の一例として、図 1 (a)に示すように n型のシリコン基板 100を準 備する。 [0055] 次に、図 1 (b)に示すように、シリコン基板 100に対して例えばゲルマ-ユウム又は シリコン等のイオンを注入し、シリコン基板 100表面力も第 1の深さ Aまでの領域にァ モルファス層 101を形成する。この際、シリコン基板 100とアモルファス層 101の結晶 領域との界面（以下、アモルファス '結晶界面 102と言う）の付近に、言い換えると、第 1の深さ A付近に、欠陥 103が発生する。ここで、イオン注入の際の注入エネルギー を調節することで、アモルファス層 101の形成される第 1の深さ Aを任意に設定するこ とができ、結果として、欠陥 103の存在する深さを任意に設定できる。
[0056] 次に、シリコン基板 100に対し、低温 (例えば 500°C)で熱処理を行なう。これにより 、アモルファス層 101は、アモルファス.結晶界面 102からシリコン基板 100の表面に 向かって所定の回復レートで結晶構造を回復する。この際、熱処理の温度と処理時 間とを調整することにより、図 1 (c)に示すように、第 1の深さ Aより浅い任意の第 2の 深さ Bまで結晶構造を回復させ、アモルファス層 101をシリコン基板 100の表面から 第 2の深さ Bまでの領域に縮小することができる。言い換えると、アモルファス層 101 の厚さがシリコン基板 100の表面から第 2の深さ Bまでの厚さとなるのである。
[0057] この結果、熱処理前のアモルファス ·結晶界面 102の位置であった第 1の深さ Aに 存在する欠陥 103と、第 2の深さ Bに存在する熱処理後のアモルファス '結晶界面 10 2とを十分に分離することができる。
[0058] この後、図 1 (d)〖こ示すように、アモルファス層 101に対して不純物イオンを注入す ることにより、第 2の深さ Bより浅い第 3の深さ Cに pn接合 104を形成する。つまり、 pn 接合 104は、アモルファス層 101の内部に形成される。
[0059] 第 1の実施形態によると、アモルファス '結晶界面の位置及び欠陥の位置を制御し て分離できる。このため、アモルファス層を利用してイオン注入を行なうことにより、半 導体装置のトランジスタ形成に必要な各接合の位置として選択できる範囲が広くなる 。つまり、始めにアモルファス層が形成された際のアモルファス '結晶界面の位置に 存在する欠陥を避けることができると共に、各接合の位置を任意に選択することがで きる。
[0060] 具体的には、イオン注入の条件を設定することにより、アモルファス層 101が形成さ れる深さ（第 1の深さ A)を任意に設定することができる。この結果、欠陥 103の生じる 深さを任意に設定することができる。次に、アモルファス層 101に対して熱処理を行 なう際の条件を設定することにより、熱処理後のアモルファス層 101の深さ（第 1の深 さ Aよりも浅い第 2の深さ B)を任意に設定することができる。更に、熱処理後のァモル ファス層 101に対してイオン注入を行なうことによってアモルファス層 101内部に pn 接合 104を形成すると、 pn接合 104は第 2の深さ Bよりも浅い第 3の深さ Cに形成され ることになる。第 2の深さ Bは第 1の深さ Aよりも浅いため、 pn接合 104の位置 (第 3の 深さ C)は、第 1の深さ Aに存在する欠陥 103から離れた位置に設定されることになる
[0061] 以上のようにすると、接合リーク電流を低減できる。欠陥 103と pn接合 104とが近く に存在すると接合リーク電流の原因となるが、本実施形態によると欠陥 103と pn接合 104とを十分に離れてた位置に設定できるからである。
[0062] 尚、アモルファス層 101の深さを回復するための熱処理（低温ァニール）の温度は 4 75°C以上で且つ 600°C以下であるのが好ましぐ本実施形態では 500°Cにしている 。このような温度でァニールを行なうと、アモルファス層 101形成直後のアモルファス' 結晶界面 102のラフネス（凹凸）を熱処理後には概ね平らにすることができる。具体 的には、アモルファス ·結晶界面 102のラフネスを lnm以下にすることができる。
[0063] また、本実施形態では半導体領域として n型のシリコン基板 100を用いた力 p型の シリコン基板を用いてもよい。
[0064] また、本実施形態ではイオン注入によってアモルファス層にイオンを導入したが、こ の他の手段、例えばプラズマドーピング等によってイオンを導入しても良 、。
[0065] (第 2の実施形態）
以下、本発明の第 2の実施形態に係る半導体装置の製造方法について、図面を参 照しながら説明する。
[0066] 図 2 (a)〜 (c)及び図 3 (a)〜 (c)は、第 2の実施形態に係る半導体装置の製造方法 の工程を模式的に表す断面図である。
[0067] まず、図 2 (a)に示すように、半導体領域としての n型のシリコン基板 100上に、ゲー ト絶縁膜 106を介してポリシリコン力もなるゲート電極 107を形成する。これは、例え ば、公知のリソグラフィ技術及びエッチング技術を用いて形成すればよい。ここで、ゲ 一ト長は例えば 70nmである。
[0068] 次に、シリコン基板 100におけるゲート電極 107両側の領域に、例えばゲルマ-ュ ゥム又はシリコン等のイオンを注入し、シリコン基板 100表面力も第 1の深さまでの厚 さを持つアモルファス層 101を形成する。ここで、アモルファス層 101の厚さとは、シリ コン基板 100の表面からアモルファス層 101の下面までの厚さを言う。つまり、例えば ゲート電極 107下側ではアモルファス層 101は浅くなつている力 このような浅くなつ ている部分ではなぐそれ以外の部分の厚さを言う。以下、本明細書において、他の 領域についても、厚さとはシリコン基板 100の表面カも該領域の下面までの厚さを言 うものとする。同様に、 pn接合の深さとは、該接合の下面の深さを言うものとする。
[0069] また、イオンの注入エネルギーを調節することにより、第 1の深さは、トランジスタ形 成に必要な種々の pn接合より深い位置に設定する。
[0070] 具体的には、例えば、ゲルマ-ユウムを、注入エネルギー 60keVで且つドーズ量 3
X 1014/cm2の条件で注入すると、第 1の深さは約 80nmとなる。この深さは、後に形 成するドレインエクステンション及びノヽロー領域等の pn接合よりも深い。
[0071] また、アモルファス層 101形成の際に、シリコン基板 100の結晶領域とアモルファス 層 101との界面 (該界面は第 1の深さに存在する）付近には、欠陥 103が発生してい る。
[0072] 次に、 475°C以上で且つ 600°C以下の温度範囲、例えば 500°C温度において、数 分間の熱処理を行なう。これによつて、アモルファス層 101の第 1の深さ力 第 1の深 さより浅い任意の第 2の深さまでの領域について、結晶構造を回復させることができる 。この結果、アモルファス層 101は、シリコン基板 100の表面から第 2の深さまでの領 域に縮小される。この様子を図 2 (b)に示す。本実施形態では、第 2深さは 15ηπ！〜 3 Onmとしている。
[0073] 尚、該アモルファス層 101の結晶構造回復の際、欠陥 103の存在位置は変化せず
、第 1の深さ付近に残る。
[0074] 但し、本実施形態における 475°C以上で且つ 600°C以下と言う温度範囲は、好ま し 、温度範囲であるが、これに限るものではな 、。
[0075] 続いて、図 2 (c)〖こ示すように、アモルファス層 101におけるゲート電極 107両側の 領域に、ゲート電極 107をマスクとして不純物であるボロン等をイオン注入する。これ によって、第 1の不純物層として、ゲート電極 107の下に一部入り込むような p型のド レインエクステンション 108を形成する。この際、例えば注入エネルギーは IkeV以下 で且つドーズ量は l X 10"Zcm2の条件とする。また、ドレインエクステンション 108 は例えば 5nm〜 15nmの深さに形成する。
[0076] アモルファス層 101に対してボロン等の注入を行なって!/、ることからチャネリング現 象を抑制できるため、ボロンはシリコン基板 100の深い部分に入って行くことは無い。 このため、ドレインエクステンション 108は、第 2の深さよりも十分に浅い領域に形成で きる。
[0077] p型のドレインエクステンション 108と n型のシリコン基板 100との境界に pn接合が形 成されるが、該 pn接合の位置は、第 1の深さに存在する欠陥から十分に離れている。 このため、欠陥 103に起因する接続リーク電流を抑制することができる。
[0078] 次に、図 3 (a)に示すように、ゲート電極 107をマスクとして、シリコン基板 100にお けるゲート電極 107両側の領域に、例えば砒素をドーズ量 5 X 1013/cm2且つ基板 面の法線に対する角度 25度の条件でイオン注入する。このようにして、ドレインェクス テンション 108よりも更にゲート電極 107の下に入り込み且つドレインエクステンション 108を囲むように、第 2の不純物層として n型のハロー領域 109を形成する。
[0079] ここで、 n型ハロー領域 109と p型ドレインエクステンション 108との pn接合について も、第 1の深さに存在する欠陥 103から十分に離れているため、欠陥 103に起因する 接続リーク電流を抑制することができる。
[0080] 更に、図 3 (b)に示すように、ゲート電極 107の両側面に絶縁性のサイドウォール 11 0を形成する。続いて、ゲート電極 107及びサイドウォール 110マスクとして、シリコン 基板 100におけるゲート電極 107及びサイドウォール 110の両側の領域に、 n型不純 物のイオン注入を行なう。これによつて、コンタクトドレイン 111を形成する。コンタクト ドレイン 111は、コンタクト抵抗低減のためにドレインエクステンション 108よりも高!ヽ 不純物濃度とすると共に、第 1の深さ (本実施形態では約 80nm)よりも浅い、例えば 約 60nmの深さに形成する。
[0081] 次に、ドレインエクステンション 108、ハロー領域 109及びコンタクトドレイン 111等 の不純物層の活性化処理を行なう。これには、低温 SPE技術を用いる。具体的には 、温度が 500°C以上で且つ 800°C以下であると共に処理時間が 2分以上で且つ 3分 以下である条件で熱処理を行なう。但し、 500°C以上で且つ 800°C以下という温度 範囲は好ましい条件である力 これに限るものではない。また、より好ましくは 500°C 以上で且つ 700°C以下という温度範囲で活性化処理を行なうのが良い。
[0082] これによつて、アモルファス層 101が結晶構造を回復してシリコン基板 100中にァモ ルファスである領域は存在しなくなると共に、ドレインエクステンション 108、ハロー領 域 109及びコンタクトドレイン 111等の不純物層を、不純物の拡散を伴わずに活性ィ匕 することができる。この結果を図 3 (c)に示す。また、この熱処理は、短時間で処理を 行なうフラッシュァニール等とは異なり、数分間と比較的長時間である。このため、シリ コン基板 100上に形成されているパターンにゲート電極 107の粗密差等の不均一性 があっても、該不均一性の影響を受けることなぐばらつきのない特性を有するトラン ジスタを形成できる。
[0083] 以上のように、本実施形態によると、当初シリコン基板 100におけるその表面力も第 1の深さまでの領域にアモルファス層 101を形成した後、熱処理によってァモルファ ス層 101の結晶構造を一部回復させ、第 1の深さよりも浅い第 2の深さまでァモルファ ス '結晶界面を後退させる。このため、第 1の深さに存在する欠陥 103と、第 2の深さ にある熱処理後のアモルファス '結晶界面とを分離することができる。続いて、ァモル ファス層 101に対してイオン注入を行なうことによってアモルファス層 101の内部にド レインエクステンション 108及びハロー領域 109を形成すると、それぞれの pn接合と 欠陥 103とを十分に分離することができる。
[0084] 以上から、欠陥 103と pn接合とが近接している場合に生じる接合リーク電流を抑制 することがきる。これを利用して、低温 SPE技術によってパターン依存性を抑制すると 共に、本発明の効果によって接合リーク電流を抑制した半導体装置を製造すること ができる。
[0085] 尚、ゲート寸法が例えば 90nm程度よりも小さい微細トランジスタにおいては、第 2 の不純物層であるハロー領域 109を形成することが好ましい。し力し、ハロー領域 10 9は本実施形態の必須要素ではなぐ必要に応じて形成すればよ!、。 [0086] また、本実施形態では第 1の深さを約 80nm、第 2の深さを 15nm〜30nm、ドレイ ンエクステンション 108の深さを 5ηπ！〜 15nmとして!/、る。これらは!、ずれも好まし!/ヽ 値であるが、これに限るものでは無ぐ必要に応じて設定すれば良い。
[0087] また、アモルファス層 101の形成とドレインエクステンション 108、ハロー領域 109及 びコンタクトドレイン 111の形成とにおけるイオン注入の条件（注入エネルギー、注入 角度及びドーズ量等）は、本実施形態で示した値とするのがそれぞれ好ましい条件 であるが、これらに限るものではない。更に、本実施形態ではイオン注入によってァ モルファス層 101にイオンを導入したが、プラズマドーピング等のイオン注入以外の 手段によってイオンを導入しても良い。
[0088] また、本実施形態では第 1導電型を n型、第 2導電型を p型として 、る。しかし、これ とは逆に、第 1導電型を p型、第 2導電型を n型としても良い。
[0089] また、本実施形態ではシリコン基板 100上にゲート電極 107を形成した後にァモル ファス層 101を形成している。し力し、これらの順序を逆にし、シリコン基板 100に対し てアモルファス層 101を形成した後に、ゲート電極 107を形成しても良い。
[0090] (第 3の実施形態）
以下、本発明の第 3の実施形態に係る半導体装置の製造方法について、図面を参 照しながら説明する。
[0091] 図 4 (a)〜 (c)及び図 5 (a)〜 (c)は、第 3の実施形態に係る半導体装置の製造方法 の工程を模式的に表す断面図である。
[0092] まず、図 4 (a)に示すように、半導体領域としての n型のシリコン基板 100上に、ゲー ト絶縁膜 106を介してポリシリコン力もなるゲート電極 107を形成する。これは、例え ば、公知のリソグラフィ技術及びエッチング技術を用いて形成すればよ!、。
[0093] 次に、シリコン基板 100におけるゲート電極 107両側の領域に、例えばゲルマ-ュ ゥム又はシリコン等のイオンを注入し、シリコン基板 100表面力も第 1の深さまでの厚 さを持つアモルファス層 101を形成する。アモルファス層 101の厚さとは、シリコン基 板 100の表面からアモルファス層 101の下面までの厚さを言う。
[0094] ここで、イオンの注入エネルギーを調節することにより、第 1の深さは、トランジスタ形 成に必要な種々の pn接合より深い位置に設定する。 [0095] 具体的には、例えば、ゲルマ-ユウムを、注入エネルギー 60keVで且つドーズ量 3 X 1014/cm2の条件で注入すると、第 1の深さは約 80nmとなり、この深さは、後に形 成するドレインエクステンション及びノヽロー領域等の pn接合よりも深い。
[0096] また、アモルファス層 101形成の際に、シリコン基板 100の結晶領域とアモルファス 層 101との界面 (該界面は第 1の深さに存在する）付近には、欠陥 103が発生してい る。
[0097] 次に、図 4 (b)〖こ示すように、ゲート電極 107の両側面に減圧 CVDによってシリコン 酸化膜を堆積し、絶縁性のサイドウォール 110を形成する。この工程は約 550°Cで行 なわれる熱処理を伴うため、サイドウォール 110の形成と同時に、第 1の深さから第 1 の深さより浅い任意の第 2の深さまでの領域で、アモルファス層 101の結晶構造が回 復する。この結果、アモルファス層 101は、シリコン基板 100の表面力も第 2の深さま での領域に縮小される。ここで、本実施形態では、第 2の深さは 15nm以上で且つ 30 nm以下である。
[0098] 尚、該アモルファス層 101の結晶構造回復の際、欠陥 103の存在位置は変化せず 、第 1の深さに残る。
[0099] 次に、図 4 (c)〖こ示すように、アモルファス層 101におけるゲート電極 107及びサイド ウォール 110の両側の領域に、ゲート電極 107及びサイドウォール 110をマスクとし て不純物であるボロン等を注入する。これによつて、第 1の不純物層として、ゲート電 極 107の下に一部入り込むような p型のドレインエクステンション 108を形成する。この 際、例えば、基板面の法線に対する角度を 25度とすると共に、注入エネルギーは lk eV以下で且つドーズ量は l X 1014Zcm2である条件とする。また、ドレインェクステン シヨン 108は 5nm以上で且つ 15nm以下の深さに形成する。
[0100] アモルファス層 101に対してボロン等の注入を行なって!/、ることからチャネリング現 象を抑制できるため、ボロンはシリコン基板 100の深い部分に入って行くことは無い。 このため、ドレインエクステンション 108は、第 2の深さよりも十分に浅い領域に形成さ れる。
[0101] このようにして p型のドレインエクステンション 108と n型のシリコン基板 100との境界 に pn接合が形成されるが、該 pn接合は、第 1の深さよりも浅い第 2の深さに比べて更 に浅い位置に存在する。このために該 pn接合は第 1の深さに存在する欠陥力も十分 に離れていることから、欠陥 103に起因する接続リーク電流を抑制することができる。
[0102] 次に、図 5 (a)に示すように、ゲート電極 107及びサイドウォール 110をマスクとして 、シリコン基板 100におけるゲート電極 107及びサイドウォール 110の両側の領域に 、例えば法線に対する角度が 45度であり且つドーズ量 5 X 1013/cm2の条件で砒素 をイオン注入する。
[0103] このようにして、ドレインエクステンション 108よりも更にゲート電極 107の下に入り込 み且つドレインエクステンション 108を囲むように、第 2の不純物層として n型のハロー 領域 109を形成する。但し、第 2の深さより浅い位置にハロー領域 109が納まるように 形成する。
[0104] このようにすると、 n型であるハロー領域 109と p型ドレインエクステンション 108との p n接合にっ 、ても、第 1の深さよりも浅 、第 2の深さに比べて更に浅 、位置に存在す ることになる。このために該 pn接合は第 1の深さに存在する欠陥 103から十分に離れ ていることから、欠陥 103に起因する接続リーク電流の発生を防ぐことができる。
[0105] 更に、図 5 (b)に示すように、ゲート電極 107及びサイドウォール 110をマスクとして 、シリコン基板 100におけるゲート電極 107及びサイドウォール 110の両側の領域に 、 n型不純物イオンを注入する。これによつて、コンタクトドレイン 111を形成する。コン タクトドレイン 111は、コンタクト抵抗低減のためにドレインエクステンション 108よりも 高い不純物濃度とすると共に、第 1の深さ (本実施形態では約 80nm)よりも浅い、例 えば約 60nmの深さに形成する。
[0106] 次に、ドレインエクステンション 108、ハロー領域 109及びコンタクトドレイン 111等 の不純物層の活性化処理を行なう。これには、低温 SPE技術を用いる。具体的には 、温度が 500°C以上で且つ 800°C以下であると共に処理時間が 2分以上で且つ 3分 以下である条件で熱処理を行なう。但し、 500°C以上で且つ 800°C以下という温度 範囲は好ましい条件である力 これに限るものではない。また、より好ましくは、 500°C 以上で且つ 700°C以下という温度範囲において活性ィ匕処理を行なうのが良い。
[0107] これによつて、アモルファス層 101が結晶構造を回復してシリコン基板 100中にァモ ルファスである領域は存在しなくなると共に、ドレインエクステンション 108、ハロー領 域 109及びコンタクトドレイン 111等の不純物層を、不純物の拡散を伴わずに活性ィ匕 することができる。この結果を図 5 (c)に示す。また、この熱処理は、短時間で処理を 行なうフラッシュァニール等とは異なり、数分間と比較的長時間である。このため、シリ コン基板 100上に形成されているパターンにゲート電極 107の粗密差等の不均一性 があっても、該不均一性の影響を受けることなぐばらつきのない特性を有するトラン ジスタを形成できる。
[0108] 以上のように、本実施形態によると、当初シリコン基板 100におけるその表面力も第 1の深さまでの領域にアモルファス層 101を形成した後、サイドウォール 110を形成 する工程で行なわれる熱処理によってアモルファス層 101の結晶構造を一部回復さ せ、第 1の深さよりも浅い第 2の深さまでアモルファス '結晶界面を後退させる。このた め、第 1の深さに存在する欠陥 103と、第 2の深さにある熱処理後のアモルファス ·結 晶界面とを分離することができる。続いて、アモルファス層 101に対してイオン注入を 行なうことによってアモルファス層 101の内部にドレインエクステンション 108及びハロ 一領域 109を形成すると、それぞれの pn接合と欠陥 103とを十分に分離することが できる。
[0109] 以上から、欠陥 103と pn接合とが近接している場合に生じる接合リーク電流を抑制 することがきる。これを利用して、低温 SPE技術によってパターン依存性を抑制すると 共に、本発明の効果によって接合リーク電流を抑制した半導体装置を製造すること ができる。
[0110] 更に、本実施形態では、サイドウォール 110を形成する工程で行なわれる熱処理に より、アモルファス層 101の結晶構造を第 1の深さから第 2の深さまでの領域において 回復させる処理を同時に行なう。このため、工程数を減らすことが可能となっている。
[0111] 尚、ゲート寸法が例えば 90nm程度よりも小さい微細トランジスタにおいては、第 2 の不純物層であるハロー領域 109を形成することが好ましい。し力し、ハロー領域 10 9は本実施形態の必須要素ではなぐ必要に応じて形成すればよ!、。
[0112] また、本実施形態で示した第 1の深さ、第 2の深さ及びドレインエクステンション 108 の深さは、いずれも好ましい値である力 これらに限るものでは無ぐ必要に応じて設 定すれば良い。 [0113] また、アモルファス層 101の形成とドレインエクステンション 108、ハロー領域 109及 びコンタクトドレイン 111の形成とにおけるイオン注入の条件（注入エネルギー、注入 角度及びドーズ量等)等は、本実施形態で示した値とするのがそれぞれ好ましい条 件である力 これらに限るものではない。
[0114] また、本実施形態では第 1導電型を n型、第 2導電型を p型としている。しかし、これ とは逆に、第 1導電型を p型、第 2導電型を n型としても良い。
[0115] また、本実施形態ではシリコン基板 100上にゲート電極 107を形成した後にァモル ファス層 101を形成している。し力し、これらの順序を逆にし、シリコン基板 100に対し てアモルファス層 101を形成した後に、ゲート電極 107を形成しても良い。
[0116] また、本実施形態ではイオン注入によってアモルファス層 101に対してイオンを導 入している力 イオン注入以外の手法、例えばプラズマドーピング等によってイオンを 導人してちょい。
産業上の利用可能性
[0117] 本発明に係る半導体装置の製造方法は、アモルファス層形成の際に発生する欠陥 の位置と不純物層を形成した際の pn接合の位置とを十分に離れて位置させる効果 を有する。この効果は、欠陥に起因する接合リーク電流の抑制に利用できる。これと 共に、低温 SPE技術を用いることで、半導体領域上に形成されるパターンに関わら ず均一に浅いドレインエクステンション等を形成するのに利用できる。

Claims

請求の範囲
[1] 半導体領域におけるその表面力 第 1の深さまでの領域にアモルファス層を形成 する工程と、
前記アモルファス層に対して所定の温度において熱処理を行なうことにより、前記 アモルファス層のうち、前記第 1の深さから前記第 1の深さよりも浅い第 2の深さまでの 領域につ 、て結晶構造を回復させ、それによつて前記アモルファス層を前記第 2の 深さまで後退させる工程と、
前記熱処理が行なわれた前記アモルファス層にイオンを導入することにより、前記 第 2の深さよりも浅 、第 3の深さに pn接合を形成する工程とを備えて 、ることを特徴と する半導体装置の製造方法。
[2] 請求項 1に記載の半導体装置の製造方法お!/、て、
前記所定の温度は、 475°C以上で且つ 600°C以下である。
[3] 請求項 1に記載の半導体装置の製造方法にお!、て、
前記第 3の深さは 5nm以上で且つ 15nm以下である。
[4] 請求項 1に記載の半導体装置の製造方法にお!、て、
前記半導体領域上に形成されるゲート電極のパターンは前記半導体領域上で不 均一に分布している。
[5] 第 1導電型の半導体領域におけるその表面力 第 1の深さまでの領域にァモルファ ス層を形成する工程と、
前記アモルファス層に対して所定の温度において熱処理を行なうことにより、前記 アモルファス層のうち、前記第 1の深さから前記第 1の深さよりも浅い第 2の深さまでの 領域につ 、て結晶構造を回復させ、それによつて前記アモルファス層を前記第 2の 深さまで後退させる工程と、
前記熱処理が行なわれた前記アモルファス層にイオンを導入することにより、前記 第 2の深さよりも浅い第 3の深さに pn接合を有する第 2導電型の第 1の不純物層を形 成する工程と、
前記第 1の不純物層に対して活性ィ匕処理を行なう工程とを備えていることを特徴と する半導体装置の製造方法。
[6] 請求項 5に記載の半導体装置の製造方法にお 、て、
前記第 3の深さは 5nm以上で且つ 15nm以下である。
[7] 請求項 5に記載の半導体装置の製造方法において、
前記所定の温度は、 475°C以上で且つ 600°C以下であると共に、
前記第 1の不純物層の活性ィ匕処理は、 500°C以上で且つ 700°C以下の温度範囲 で行なう。
[8] 請求項 5に記載の半導体装置の製造方法にお 、て、
前記半導体領域上に形成されるゲート電極のパターンは前記半導体領域上で不 均一に分布している。
[9] 第 1導電型の半導体領域上にゲート電極を形成する工程と、
前記第 1導電型の半導体領域におけるその表面力 第 1の深さまでの領域にァモ ルファス層を形成する工程と、
前記アモルファス層に対して所定の温度において熱処理を行なうことにより、前記 アモルファス層のうち、前記第 1の深さから前記第 1の深さよりも浅い第 2の深さまでの 領域につ 、て結晶構造を回復させ、それによつて前記アモルファス層を前記第 2の 深さまで後退させる工程と、
前記熱処理が行なわれた前記アモルファス層にイオンを導入することにより、前記 第 2の深さよりも浅い第 3の深さに pn接合を有する第 2導電型の第 1の不純物層を形 成する工程と、
前記熱処理が行なわれた前記アモルファス層にイオンを導入することにより、前記 第 1の深さよりも浅く且つ前記第 3の深さよりも深い位置に pn接合を有する第 1導電 型の第 2の不純物層を形成する工程と、
前記第 1の不純物層及び前記第 2の不純物層に対して活性化処理を行なう工程と を備えて!/、ることを特徴とする半導体装置の製造方法。
[10] 請求項 9に記載の半導体装置の製造方法において、
前記第 3の深さは 5nm以上で且つ 15nm以下である。
[11] 請求項 9に記載の半導体装置の製造方法において、
前記所定の温度は、 475°C以上で且つ 600°C以下であると共に、 前記第 1の不純物層と前記第 2の不純物層との活性化処理は、 500°C以上で且つ 700°C以下の温度範囲で行なう。
[12] 請求項 9に記載の半導体装置の製造方法において、
前記半導体領域上に形成されるゲート電極のパターンは前記半導体領域上で不 均一に分布している。
[13] 第 1導電型の半導体領域上にゲート電極を形成する工程と、
前記半導体領域におけるその表面力 第 1の深さまでの領域にアモルファス層を 形成する工程と、
前記ゲート電極の側面に絶縁性のサイドウォールを形成すると同時に、前記サイド ウォール形成の際に行なわれる所定の温度の熱処理によって、前記アモルファス層 のうち、前記第 1の深さから前記第 1の深さよりも浅い第 2の深さまでの領域について 結晶構造を回復させ、それによつて前記アモルファス層を前記第 2の深さまで後退さ せる工程と、
前記熱処理が行なわれた前記アモルファス層における前記ゲート電極両側の領域 にイオンを導入することにより、前記第 2の深さよりも浅い第 3の深さに pn接合を有し 且つ第 2導電型である第 1の不純物層を形成する工程と、
前記第 1の不純物層の活性ィ匕処理を行なう工程とを備えていることを特徴とする半 導体装置の製造方法。
[14] 請求項 13に記載の半導体装置の製造方法において、
前記第 1の不純物層を形成する工程よりも後に、前記アモルファス層における前記 ゲート電極両側の領域にイオンを導入することにより、前記第 1の深さよりも浅く且つ 前記第 3の深さよりも深い位置に pn接合を有する第 1導電型の第 2の不純物層を形 成する工程を更に備え、
前記第 1の不純物層の活性化処理を行なう工程にお!、て、前記第 2の不純物層の 活性化処理を同時に行なう。
[15] 請求項 13に記載の半導体装置の製造方法において、
前記第 1の不純物層の深さは 5nm以上で且つ 15nm以下である。
[16] 請求項 13に記載の半導体装置の製造方法において、 前記所定の温度は、 475°C以上で且つ 600°C以下であり、 前記活性化処理は、 500°C以上で且つ 700°C以下の温度範囲で行なわれる。 請求項 13に記載の半導体装置の製造方法において、
前記半導体領域上に形成されるゲート電極のパターンは前記半導体領域上で不 均一に分布している。
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