CN111129141A - 一种半导体器件的制备方法及所得的半导体器件 - Google Patents
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Abstract
本发明提供了一种半导体器件的制备方法，包括在半导体衬底上形成轻掺杂源/漏区的步骤，其为以下过程：在半导体衬底上进行预非晶化离子注入，进行LDD注入以及Halo注入。本发明还提供了由所述制备方法制得的半导体器件。本发明提供的制备方法可在形成的轻掺杂区中使掺杂元素在横向、纵向的扩散行为都得到明显抑制，由此可使制作的半导体器件的整体电学性能得到大幅度提升，本发明的制备方法制程简便，可适应半导体器件制作不断微缩的发展趋势。
Description
技术领域
本发明涉及半导体器件制造领域，具体涉及一种半导体器件的制备方法以及由所述制备方法所得的半导体器件。
背景技术
在半导体晶体管结构中，随着器件尺寸的不断缩小，器件在主动操作过程中，易产生漏致势垒降低效应(DIBL)，也使得短沟道效应变得更为严重，因此，轻掺杂漏极区(LDD)的设计更为重要，除了降低DIBL效应外，也决定了有效栅极通道长度，此外，LDD的存在还可抑制热载子注入效应所造成器件的临界电压、传输电导、电流及操作寿命的恶化。
然而，随着半导体制作技术不断进步，器件沟道尺寸也逐渐进入纳米级别，更加深了短沟道效应以及热载子注入效应对器件特性的影响，而且，器件沟道尺寸的微缩也容易使得击穿(Punch-Through Breakdown)电压下降，这些对下一世代器件的开发设计提出了更大的挑战。因此，在半导体晶体管的制造中，如何有效抑制短沟道效应所造成临界电压的降低、降低漏电流以及提高击穿电压(Breakdown Voltage)，成为了非常重要课题且亟须解决。
发明内容
为克服现有半导体器件面临的前述缺陷，本发明的一个目的是提供一种半导体器件的制备方法，可提升器件的整体电学性能，并可适应器件制作不断微缩的发展趋势。
本发明的另一目的是提供一种半导体器件。
本发明提供的半导体器件的制备方法，包括在半导体衬底上形成轻掺杂源/漏区的步骤，包括以下过程：在所述半导体衬底上进行预非晶化离子注入(PAI)，进行轻掺杂源/漏(LDD)注入以及晕环(Halo)注入由此形成所述轻掺杂源/漏区；其中，所述预非晶化离子注入为锗离子或硅离子的注入，剂量为2×1014离子/cm-2以上。
本发明提供的制备方法中，所述预非晶化离子注入的剂量为3×1014～2×1015离子/cm-2。
本发明提供的制备方法中，所述预非晶化离子注入的注入角度为0～60°。
本发明提供的制备方法中，所述预非晶化离子注入的注入能量为5～30Kev。
本发明提供的制备方法中，所述预非晶化离子注入为低温注入，注入离子时所述半导体衬底的温度为-50～-150℃。
本发明提供的制备方法进一步包括以下步骤：
S1：在半导体衬底上制作栅极结构，并于所述栅极结构的外侧形成栅极介电层；
S2：在所述栅极介电层的外侧的所述半导体衬底上进行预非晶化离子注入，接着进行轻掺杂源/漏注入以及晕环注入；
S3：在所述栅极介电层的外侧形成侧壁介电层；以及
S4：在所述侧壁介电层的外侧的所述半导体衬底上进行重掺杂源/漏注入并进行退火。
本发明提供的制备方法中，所述步骤S4之前还包括将所述半导体衬底进行源/漏预非晶化离子注入。
本发明提供的制备方法中，所述源/漏预非晶化离子注入为锗离子或硅离子的注入，剂量为2×1014离子/cm-2以上。
本发明提供的制备方法中，所述源/漏预非晶化离子注入为低温注入，注入离子时所述半导体衬底的温度为-50～-150℃。
本发明还提供了一种半导体器件，其由以上技术方案任一项所述的制备方法制得。
本发明提供的制备方法在轻掺杂源/漏区预先利用Ge或Si进行预非晶化离子注入步骤，然后再进行LDD及Halo离子植入，由此形成的轻掺杂区中，掺杂元素在横向、纵向的扩散行为都得到明显抑制，由此可显著抑制短沟道效应，避免器件操作时临界电压巨幅下降及不稳定，还可增加击穿电压，抑制器件操作过程中的泄漏电流，提高导通/关闭电流比值，使半导体器件的整体电学性能得到大幅度提升。
本发明的制备方法相对于原有制程无需增加光罩数量，制程简便，在半导体器件的制造领域具有非常重要的应用价值，可适应半导体器件制作不断微缩的发展趋势。
附图说明
图1为本发明的制备方法制得的MOSFET晶体管的剖面结构示意图；
图2A-2N为实施例1的工艺流程图；
图3为实施例1及对比例制得的NMOS器件的结构对比图；
图4为实施例1-3及对比例制得的NMOS器件的漏极电流、电压对比图；
其中，附图标记说明如下：
1、p型硅基板；2、阱区；3、轻掺杂漏极区；4、漏极区；5、轻掺杂源极区；6、源极区；7、栅极氧化层、8、栅极到源极的侧壁介电层；9、栅极到漏极的侧壁介电层；10、栅极；
201、硅衬底；202、垫氧层；203、P阱；204、阈值电压调整注入；205、栅极氧化层；206、栅极层；207、栅极结构；208、栅极介电层；209、PAI注入区；210、轻掺杂源/漏区；211、侧壁介电层；212、重掺杂源/漏区。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的实施方式；相反，提供这些实施方式使得本发明将全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。
虽然本说明书中使用相对性的用语，例如“上”“下”来描述图标的一个组件对于另一组件的相对关系，但是这些术语用于本说明书中仅出于方便，例如根据附图中所述的示例的方向。能理解的是，如果将图标的装置翻转使其上下颠倒，则所叙述在“上”的组件将会成为在“下”的组件。当某结构在其它结构“上”时，有可能是指某结构一体形成于其它结构上，或指某结构“直接”设置在其它结构上，或指某结构通过另一结构“间接”设置在其它结构上。
用语“一个”、“一”、“该”、“所述”和“至少一个”用以表示存在一个或多个要素/组成部分/等；用语“包括”和“具有”用以表示开放式的包括在内的意思并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等；用语“第一”、“第二”和“第三”等仅作为标记使用，不是对其对象的数量限制。
本发明的一个方面提供了一种半导体器件的制备方法，在轻掺杂源/漏注入以及晕环注入的步骤之前，先在半导体衬底上进行高剂量的预非晶化离子注入，离子类型为锗离子或硅离子，剂量为2×1014离子/cm-2以上。
通过高剂量的预非晶化离子注入(pre-amorphization implant,PAI)，在后续的高温制作步骤中(例如，源/漏重掺杂离子活化所使用高温快闪退火步骤)，预先植入的锗或硅离子会进行硅晶片表面再度结晶化行为(solid-phase epitaxial regrowth,SPER)，LDD区域所掺杂的中低剂量元素(如NMOS器件的磷、砷和PMOS器件的硼等)在横向、纵向的扩散行为都将会被抑制。当掺杂元素的横向扩散行为被抑制后，可使得栅极沟道有效长度增长，进而显著抑制短沟道效应，避免器件操作时临界电压巨幅下降及不稳定。当掺杂元素的纵向扩散行为被抑制后，更容易被制作成超浅接面器件，提高击穿电压，抑制器件操作过程中的漏电流，可提升on/off电流比值。此外，还可提升LDD区域掺杂元素的活化浓度，尤其是在掺杂有硼元素的情况下，由此可降低导通电阻，提升导通电流。
如图1所示，一个典型的MOSFET晶体管结构包括p型硅基板1、阱区2以及多晶硅的栅极10，其中，栅极10和阱区2之间为栅极氧化层7，栅极10的外侧为侧壁介电层，包括栅极10到源极的侧壁介电层8以及栅极10到漏极的侧壁介电层9，阱区2中位于栅极10两侧的部分为轻掺杂源/漏区和源/漏区，包括轻掺杂漏极区3、漏极区4、轻掺杂源极区5以及源极区6。现有的制程之下，轻掺杂源/漏区和源/漏区的区域如虚线标示的区域所示，采用本发明的制备方法之后，对比可见，如图1中的椭圆虚线框所示，可使栅极有效通道长度增加，还可使与阱的接面深度变浅。
在根据本发明的制备方法的一个实施方式中，PAI的注入剂量可以为3×1014～2×1015离子/cm-2。
在根据本发明的制备方法的一个实施方式中，PAI的注入角度可以为0～60°，PAI的注入角度主要考虑栅极侧壁层的高度所产生的遮蔽效应(shadowing effect)，注入角度越大，同样注入能量下注入的离子数量越少，由于PAI的作用在于抑制掺杂元素的扩散，故同时需要考虑搭配LDD掺杂元素的分布区域，以综合确定离子注入角度。
在根据本发明的制备方法的一个实施方式中，PAI的注入能量可根据注入离子的不同而调整。一般而言，由于Si元素质量较Ge低，其注入能量需要高于Ge离子，在一个优选的实施方式中，硅离子的注入能量可以为5～20Kev或以上，锗离子的注入能量可以为10～30Kev或以上。
在根据本发明的制备方法的一个实施方式中，用于本发明的PAI制程为低温注入。一般在室温进行PAI制程，会在半导体衬底表面产生非晶化层及其底下有EOR(End-of-Range)缺陷(即由非晶化离子注入所引起的末端缺陷)界面，在后续退火后，EOR缺陷仍然会存在，这通常会增加漏电流路径及大小。本发明的制备方法在PAI制程中将半导体衬底温度降到零度以下，可以有效避免EOR缺陷的产生，从而减少漏电流路径及大小，进一步改善半导体器件的性能。在一个优选的实施方式中，PAI注入时将半导体衬底的温度降到-50℃～-150℃之间。
在根据本发明的制备方法的一个实施方式中，本发明的制备方法可包括以下步骤：
S1：在半导体衬底上制作栅极结构，并于所述栅极结构的外侧形成栅极介电层；
S2：在所述栅极介电层的外侧的所述半导体衬底上进行预非晶化离子注入，接着进行轻掺杂源/漏注入以及晕环注入；
S3：在所述栅极介电层的外侧形成侧壁介电层；以及
S4：在所述侧壁介电层的外侧的所述半导体衬底上进行重掺杂源/漏注入并进行退火。
上述制备方法中，在所述侧壁介电层的外侧的所述半导体衬底上进行重掺杂源/漏注入(即步骤S4)之前，还包括将所述半导体衬底进行源/漏预非晶化离子注入的步骤。具体地，所述源/漏预非晶化离子注入为锗离子或硅离子的注入。
在根据本发明的一个实施方式中，源/漏预非晶化离子注入的注入能量、注入角度、注入剂量等可与步骤S2的离子注入步骤相同，也可不相同。在一个优选的实施方式中，注入剂量可以为2×1014离子/cm-2以上，例如可以为3×1014～2×1015离子/cm-2；在另一个优选的实施方式中，硅离子的注入能量可以为5～20Kev或以上，锗离子的注入能量可以为10～30Kev或以上；在另一个优选的实施方式中，注入角度可以为0～60°。
在根据本发明的一个实施方式中，为有效避免非晶化层及EOR缺陷界面的产生，所述源/漏预非晶化离子注入包括低温注入，注入离子时所述半导体衬底的温度可以为-50～-150℃，在一个优选的实施方式中，所述半导体衬底的温度可以为-100℃。
上述制备方法中，半导体衬底可以是现有半导体器件制造领域的任意硅衬底，例如可以为未掺杂的单晶硅、掺杂的单晶硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)等，并且还可以包括其他材料，例如锑化铟、碲化铅、砷化铟、砷化镓或锑化镓等。在一个优选的实施方式中，半导体衬底可以选用未掺杂的单晶硅。
上述制备方法中，对于NMOS晶体管而言，在制作栅极结构之前，还可在衬底上形成P阱(P-type Well)，并可通过一定剂量的掺杂元素注入来调节阈值电压。
上述制备方法中，栅极结构可以是现有半导体器件制造领域形成栅极的任意材质、任意结构，并可通过任意制程形成。
在根据本发明的一个实施方式中，用于栅极的材料可以是硅、未掺杂的多晶硅、掺杂的多晶硅、多晶硅-锗合金、多晶硅金属硅化物(polycide)等材料。在一个优选的实施方式中，栅极的材料可以是未掺杂的多晶硅或掺杂的多晶硅(例如，用于NMOS的磷掺杂、用于PMOS的硼掺杂)。
在根据本发明的一个实施方式中，栅极结构的形成可以包括以下过程：首先在半导体衬底上沉积形成栅极氧化层，然后在栅极氧化层上沉积栅极层，接着对栅极氧化层和栅极层进行蚀刻，由此形成栅极结构。其中的栅极氧化层可以为SiO2层。
上述制备方法中，栅极介电层可以是现有半导体器件制造领域采用的任意材质、任意结构，并可通过任意制程形成。栅极介电层的材料可以是氮化硅、氧化硅、氮氧化硅等绝缘材料。在根据本发明的一个实施方式中，栅极介电层可以是氮化硅和氧化硅的组合，进一步地，可以是由依次形成的氧化硅和氮化硅构成的ON结构，也可以是由依次形成的氧化硅、氮化硅和氧化硅构成的ONO结构。
上述制备方法中，所述的“外侧”是以栅极结构的中心为基准，远离该中心即为外侧，而靠近该中心则为“内侧”。
上述制备方法中，轻掺杂源/漏注入以及晕环注入可以是现有半导体器件制造领域采用的制程，例如掺杂元素种类、注入剂量、注入角度、注入深度、注入能量等，皆可采用现有的工艺参数。轻掺杂源/漏注入以及晕环注入之后，无需退火处理，可防止掺杂元素的扩散。
上述制备方法中，侧壁介电层与栅极介电层类似，可以是现有半导体器件制造领域采用的任意材质、任意结构，并可通过任意制程形成。侧壁介电层的材料可以是氮化硅、氧化硅、氮氧化硅等绝缘材料。在根据本发明的一个实施方式中，侧壁介电层可以是氮化硅和氧化硅的组合，进一步地，可以是由依次形成的氧化硅和氮化硅构成的ON结构，也可以是由依次形成的氧化硅、氮化硅和氧化硅构成的ONO结构。
上述制备方法中，重掺杂源/漏注入可以是现有半导体器件制造领域采用的制程，例如掺杂元素种类、注入剂量、注入角度、注入深度、注入能量等，皆可采用现有的工艺参数。重掺杂源/漏注入之后，进行退火处理，可以为均温退火、尖峰退火等处理方式。
本发明的制备方法非常适用于场效应晶体管等器件的制备，尤其是在器件尺寸不断微缩的发展趋势下，能够克服器件尺寸缩小带来的影响，全面提升器件性能。
本发明制得的半导体器件可应用于多种集成电路(IC)中。例如可以是存储器电路，如随机存取存储器(RAM)、动态RAM(DRAM)、同步DRAM(SDRAM)、静态RAM(SRAM)、或只读存储器(ROM)等。又例如可以是逻辑器件，如可编程逻辑阵列(PLA)、专用集成电路(ASIC)、合并式DRAM逻辑集成电路(掩埋式DRAM)、射频电路等。
以下实施例用于说明本发明，但不用来限制本发明的范围。
实施例1NMOS晶体管的制作
如图2A-2N所示(仅于图中的一侧进行标识)，包括以下步骤：
1.在硅衬底201上沉积垫氧层(Pad Oxide)202，如图2A所示。
2.在硅衬底201上植入P阱203，如图2B所示。
3.对P阱203进行一次阈值电压调整注入204以调整NMOS晶体管的阈值电压，如图2C所示。
4.进行退火并去除垫氧层202，如图2D所示。
5.在经前述处理后的硅衬底201上沉积栅极氧化层205，如图2E所示。
6.在栅极氧化层205上沉积多晶硅栅极层206，然后注入掺杂元素P，如图2F所示。
7.进行退火，如图2G所示。
8.进行光罩蚀刻，定义出主动区通道，形成栅极结构207，如图2H所示。
9.在栅极结构207的外侧沉积介电层并进行蚀刻得到栅极介电层208，如图2I所示。
10.在栅极介电层208外侧的硅衬底上预非晶化注入5×1014离子/cm-2的硅离子，注入角度为0°，注入能量为20Kev，形成PAI注入区209，如图2J所示。
11.进行轻掺杂源/漏注入以及晕环注入，形成轻掺杂源/漏区210，如图2K所示。
12.在栅极介电层208外侧沉积介电层并进行蚀刻得到侧壁介电层211，如图2L所示。
13.在侧壁介电层211外侧的硅衬底上进行重掺杂源/漏注入形成重掺杂源/漏区212，如图2M所示。
14.进行退火，得到p型NMOS晶体管，如图2N所示，由虚线框可见，掺杂元素在横向、纵向的扩散都得到了有效抑制。
实施例2NMOS晶体管的制作
将步骤10中的预非晶化注入的注入能量变为5Kev，其他步骤同实施例1。
实施例3NMOS晶体管的制作
将步骤10中的预非晶化注入的注入能量变为10Kev，其他步骤同实施例1。
实施例4PMOS晶体管的制作
将步骤6中向多晶硅栅极层注入的掺杂元素P替换为B，其他步骤同
实施例1。
对比例NMOS晶体管的制作
除不执行步骤10之外，其他步骤同实施例1。
将实施例1-3及对比例进行计算机辅助测试(TCAD)仿真。如图3所示，左、右图分别为实施例1、对比例的仿真结果，由此可见，相对于对比例，实施例1制得的NMOS晶体管结构中，有效栅极通道长度明显增加，可避免短沟道效应。而且，实施例1中掺杂元素与阱的接面深度更浅，两LDD间的距离随硅衬底深度变得更长，可增加穿通崩溃电压，抑制器件操作过程中的泄漏电流。同样地，相对于对比例，实施例2-3制得的NMOS晶体管结构中，有效栅极通道长度都有明显增加，掺杂元素与阱的接面深度也明显更浅。
如图4所示，相对于对比例，实施例1-3制得的NMOS晶体管击穿电压增加，漏电流降低。
虽然为了说明本发明，已经公开了本发明的优选实施方案，但是本领域的技术人员应当理解，在不脱离权利要求书所限定的本发明构思和范围的情况下，可以对本发明做出各种修改、添加和替换。
Claims (10)
1.一种半导体器件的制备方法，包括在半导体衬底上形成轻掺杂源/漏区的步骤，其特征在于，所述步骤包括以下过程：在所述半导体衬底上进行预非晶化离子注入，进行轻掺杂源/漏注入以及晕环注入由此形成所述轻掺杂源/漏区；其中，所述预非晶化离子注入为锗离子或硅离子的注入，剂量为2×1014离子/cm-2以上。
2.根据权利要求1所述的制备方法，其特征在于，所述预非晶化离子注入的剂量为3×1014～2×1015离子/cm-2。
3.根据权利要求1所述的制备方法，其特征在于，所述预非晶化离子注入的注入角度为0～60°。
4.根据权利要求1所述的制备方法，其特征在于，所述预非晶化离子注入的注入能量为5～30Kev。
5.根据权利要求1所述的制备方法，其特征在于，所述预非晶化离子注入为低温注入，注入离子时所述半导体衬底的温度为-50～-150℃。
6.根据权利要求1-5任一项所述的制备方法，其特征在于，所述制备方法包括以下步骤：
S1：在半导体衬底上制作栅极结构，并于所述栅极结构的外侧形成栅极介电层；
S2：在所述栅极介电层的外侧的所述半导体衬底上进行预非晶化离子注入，接着进行轻掺杂源/漏注入以及晕环注入；
S3：在所述栅极介电层的外侧形成侧壁介电层；以及
S4：在所述侧壁介电层的外侧的所述半导体衬底上进行重掺杂源/漏注入并进行退火。
7.根据权利要求6所述的制备方法，其特征在于，所述步骤S4之前还包括将所述半导体衬底进行源/漏预非晶化离子注入。
8.根据权利要求7所述的制备方法，其特征在于，所述源/漏预非晶化离子注入为锗离子或硅离子的注入，剂量为2×1014离子/cm-2以上。
9.根据权利要求7所述的制备方法，其特征在于，所述源/漏预非晶化离子注入为低温注入，注入离子时所述半导体衬底的温度为-50～-150℃。
10.一种半导体器件，其由权利要求1-9任一项所述的制备方法制得。
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