CN1913112A - 半导体元件的制造方法 - Google Patents

半导体元件的制造方法 Download PDF

Info

Publication number
CN1913112A
CN1913112A CNA200610008692XA CN200610008692A CN1913112A CN 1913112 A CN1913112 A CN 1913112A CN A200610008692X A CNA200610008692X A CN A200610008692XA CN 200610008692 A CN200610008692 A CN 200610008692A CN 1913112 A CN1913112 A CN 1913112A
Authority
CN
China
Prior art keywords
mentioned
substrate
manufacturing
gate electrode
semiconductor element
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA200610008692XA
Other languages
English (en)
Other versions
CN100470737C (zh
Inventor
陈建豪
聂俊峰
李资良
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN1913112A publication Critical patent/CN1913112A/zh
Application granted granted Critical
Publication of CN100470737C publication Critical patent/CN100470737C/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/2658—Bombardment with radiation with high-energy radiation producing ion implantation of a molecular ion, e.g. decaborane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/66772—Monocristalline silicon transistors on insulating substrates, e.g. quartz substrates

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Ceramic Engineering (AREA)
  • Spectroscopy & Molecular Physics (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明提出一种半导体元件的制造方法，该半导体元件具有浅型以及高掺杂浓度的源极/漏极区域。其制造方法包括：在基板上制造栅极电极；借由注入离子将该基板的源极/漏极区域转换为非晶状态；在上述源极/漏极区域注入离子，以执行同步注入工艺；注入一个或多个注入物，以制造低掺杂漏极(LDD)以及源极/漏极区域；以及将该基板再结晶。其中，用来形成LDD以及源极/漏极区域的离子的扩散被非晶化区域与同步注入区域有效地限制或降低。

Description

半导体元件的制造方法
技术领域
本发明涉及半导体元件，特别涉及互补式金属氧化物半导体(CMOS)晶体管的源极/漏极区域。
背景技术
CMOS技术为今日制造超大规模集成电路(ULSI)的主流半导体技术。过去数十年来，半导体结构的尺寸缩小已经大幅提升半导体芯片的速度、效能、电路密度、以及每个运算单位的成本。然而，随着CMOS元件的尺寸持续下降，半导体技术面临更大的挑战。
举例说明，当CMOS晶体管的栅极电极的长度变小，尤其是当栅极长度小于30纳米时，源极与漏极区域和沟道的互动渐增，并且源极与漏极区域对沟道电位以与栅极电介质的影响增加。因此，具有短栅极沟道的晶体管面临的问题为其栅控电极无法正确地控制其沟道的开启与关闭状态。具有短沟道长度的晶体管所伴随的栅极控制不良现象，被称为短沟道效应(shortchannel effect)。
为了降低上述短沟道效应，其解决方法为使用较浅的低掺杂漏极(lightly-doped drains，LDD)以及/或源极/漏极结(source/drain junction)来制作CMOS元件。尤其适用于p型金属氧化物半导体(PMOS)元件，其中通常以p型掺杂物(例如硼、二氟化硼)制造LDD以及源极/漏极区域。在接下来的制造间隙壁(spacer)以及退火(anneal)工艺之后，上述p型掺杂物的高扩散率使其扩散范围超出原本的注入区域。上述高扩散率使得LDD以及源极/漏极区域产生纵向以及横向扩充，因此导致上述短沟道效应。
一种解决方法为随着晶体管尺寸减小微缩源极/漏极区域，以限制上述扩散率。然而，上述微缩源极/漏极区域尺寸容易增加源极/漏极的电阻并且恶化其多晶硅(polysilicon)栅极耗尽(depletion)。因此微缩源极/漏极结会降低PMOS元件的驱动电流(drive current)。
因此，晶体管的源极/漏极区域需要一解决方案，用以降低或消除短沟道效应，并且在CMOS元件尺寸下降时，能维持可接受的源极/漏极电阻以及驱动电流强度。
发明内容
本发明的实施例通常可解决或减轻本领域的许多问题，并且展现许多技术性的优点。其中，本发明提供非晶化(amorphization)工艺以及同步注入(co-implant)工艺，用以制造半导体元件的源极/漏极(source/drain)区域。
本发明的一实施例提供一晶体管，该晶体管具有浅型(shallow)源极/漏极区域。该晶体管的制造方法包括：在基板上制造栅极电极(gate electrode)；将该基板的源极/漏极区域转换为非晶状态；执行同步注入工艺，以注入C、N、F、以上材料的化合物、或类似的离子于源极/漏极区域；将传导型离子(例如B、BF2之类)掺杂于该晶体管的源极/漏极区域；以及将源极/漏极区域的非晶化区域再结晶(re-crystallized)，而源极/漏极区域可被激活(activated)，例如执行退火(anneal)步骤。
在一实施例中，借由注入如Si、Ge、Xe、In、Ar、Kr、Rn、或以上材料的化合物之类的离子，将该基板的源极/漏极区域转换成非晶化区域。
本发明所述一种制造半导体元件的方法，其中包括：提供基板；在该基板上制造栅极电极；在该基板中制造多个非晶化区域，并且使其位于该栅极电极的两侧；在该基板中，使用第一离子型态制造多个同步注入区域，并且使其位于该栅极电极的两侧，上述同步注入区域的深度约等于或大于上述非晶化区域的深度，并且上述同步注入区域与上述非晶化区域部分重叠；在每一个上述同步注入区域中，使用第二离子型态制造第一注入区域；在邻接该栅极电极处制造一个或多个间隙壁；在每一个上述同步注入区域中，使用第二离子型态制造一个或多个第二注入区域；以及在上述制造第二注入区域的步骤之后，至少部分地将上述非晶化区域再结晶。
本发明所述的制造半导体元件的方法，其中上述制造第一注入区域以及第二注入区域的步骤包括注入多个离子，其剂量约为1015至1017原子/平方厘米(atoms/cm2)。
本发明所述的制造半导体元件的方法，其中该第二离子型态为B、BF2、或上述材料的化合物。
本发明所述的制造半导体元件的方法，其中上述制造非晶化区域的步骤包括注入离子Ge、Xe、Si、In、Ar、Kr、Rn、或上述材料的化合物。
本发明所述的制造半导体元件的方法，其中上述制造同步注入区域的注入剂量约为上述制造第一注入区域所使用的剂量的0.1至10倍。
本发明所述的制造半导体元件的方法，其中上述第一离子型态为碳、氮、氟、或上述材料的化合物。
本发明所述的另一种制造半导体元件的方法，其中包括：提供基板；在该基板上制造栅极电极；在该基板中制造多个非晶化区域，并且使其位于该栅极电极的两侧；在该基板中制造多个同步注入区域，并且使其位于该栅极电极的两侧，上述同步注入区域的深度约等于或大于上述非晶化区域的深度，并且上述同步注入区域与上述非晶化区域部分重叠；在该栅极电极的两侧制造多个低掺杂漏极，上述低掺杂漏极包含在上述同步注入区域之内；在邻接该栅极电极处制造多个间隙壁；在该基板中制造多个深型源极/漏极区域，并且使其位于该栅极电极两侧的同步注入区域内；以及在上述制造深型源极/漏极区域的步骤之后，至少部分地将上述非晶化区域再结晶。
本发明所述的另一种制造半导体元件的方法，其中上述制造低掺杂漏极以及深型源极/漏极区域的步骤包括注入多个离子，其剂量约为1015至1017原子/平方厘米。
本发明所述的另一种制造半导体元件的方法，其中上述制造低掺杂漏极以及深型源极/漏极区域的步骤包括注入离子B、BF2、或上述材料的化合物。
本发明所述的另一种制造半导体元件的方法，其中上述制造非晶化区域的步骤包括注入离子Ge、Xe、Si、In、Ar、Kr、Rn、或上述材料的化合物。
本发明所述的另一种制造半导体元件的方法，其中上述制造同步注入区域的步骤包括注入离子碳、氮、氟、或上述材料的化合物。
本发明所述的另一种制造半导体元件的方法，其中上述注入离子碳、氮、氟、或上述材料的化合物的剂量约为上述制造低掺杂漏极的剂量的0.1至10倍。
本发明所述的又一种制造半导体元件的方法，其中包括：提供基板；在该基板上制造栅极电极；将该基板位于该栅极电极两侧的第一部分非晶化化；将第一离子型态注入在该基板位于该栅极电极两侧的第二部分，该第一部分与该第二部分重叠；将第二离子型态注入在上述第二部分中，以制造一个或多个注入区域；以及在上述制造注入区域的步骤之后，至少部分地将上述第一部分再结晶。
本发明所述的又一种制造半导体元件的方法，其中上述注入第二离子型态的步骤包括注入多个离子，其剂量约为1015至1017原子/平方厘米。
本发明所述的又一种制造半导体元件的方法，其中该第二离子型态为B、BF2、或上述材料的化合物。
本发明所述的又一种制造半导体元件的方法，其中上述非晶化步骤包括注入离子Ge、Xe、Si、In、Ar、Kr、Rn、或上述材料的化合物。
本发明所述的又一种制造半导体元件的方法，其中上述注入第一离子型态的注入剂量约为上述注入第二离子型态所使用的剂量的0.1至10倍。
本发明所述的又一种制造半导体元件的方法，其中该第一离子型态为碳、氮、氟、或上述材料的化合物。
附图说明
为了更完整了解本发明以及其优点，以下叙述配合附图说明本发明的实施例，其中图1至图6为根据本发明实施例的工艺步骤制造半导体元件时的晶片剖面图。
图1至图6为根据本发明实施例的工艺步骤制造半导体元件时的晶片剖面图，其中包括：
图1是显示提供基板的步骤；
图2是显示制造栅极电极的步骤；
图3是显示制造多个非晶化区域的步骤；
图4是显示制造多个同步注入区域的步骤；
图5是显示制造第一注入区域的步骤；
图6是显示制造多个间隙壁以及第二注入区域的步骤。
其中，附图标记说明如下：
100～晶片          110～基板         112～电介质层
114～导电层        120～n型阱        122～浅沟道隔离
220～栅极电介质          222～栅极电极          310～非晶化区域
410～同步注入区域        510～第一注入区域      610～间隙壁
612～第二注入区域
具体实施方式
以下详细说明本发明目前常用实施例的制作和使用方法。本发明提出许多可实施的创新概念，可以在广泛的多种特定状况下实施。此处讨论的特定实施例仅用来说明制造和实施本发明的特定方法，并不将本发明限定在特定范围内。
图1到图6说明一实施例，其中根据本发明一实施例使用非晶化(amorphization)工艺以及同步注入(co-implant)工艺，以制造p型金属氧化物半导体(PMOS)晶体管。非晶化以及同步注入工艺已被发现将限制源极/漏极(source/drain)注入物(implant)的横向/纵向扩散。因此可使用较高掺杂浓度(dopant concentration)来制造较浅的源极/漏极区域，同时减少或消除短沟道效应(short channel effect)。为了说明方便，本发明的多个实施例叙述制造PMOS晶体管的过程，其中注入B或BF2离子于源极/漏极区域。本发明的实施例也可被用来制造n型金属氧化物半导体(NMOS)晶体管、使用不同于B或BF2的掺杂物制造的PMOS晶体管、或其它型态的半导体元件(例如，电容、电阻之类)。
此外本发明的实施例可被使用在各种电路上。举例说明，本发明的实施例可以被应用于输入/输出元件、核心元件、内存电路、系统单芯片(SoC)元件、其它集成电路以及类似元件。本发明实施例对于短沟道效应较严重的次65纳米(sub-65nm)设计特别有用。
参阅图1，晶片100包括基板110，基板110上具有根据本发明实施例制造的电介质层(dielcetric layer)112以及导电层(conductive layer)114。在实施例中，基板110包括p型硅晶片基板(P-type bulk silicon substrate)，该p型硅晶片基板具有n型阱(n-well)120，可在n型阱120内制造PMOS元件。其它如锗、或硅锗合成物之类的物质可被替换来制造基板110。基板110也可为绝缘半导体(semiconductor-on-insulator，SOI)的有源层(active layer)、或为多层(multi-layered)结构(例如：制造在硅晶层上的硅锗层)。n型阱120可借由注入离子产生，例如注入磷离子，其剂量约为1012至1014原子/平方厘米，并且其能量约为10至200KeV。也可以使用其它n型掺杂物产生n型阱120，例如氮、砷、或锑之类。
可在基板110中制造浅沟道隔离(Shallow-trench isolations，STIs)122或其它隔离结构(例如场氧化物，field oxide)区域，以隔离基板的多个有源区域(active area)。借由在基板中蚀刻沟道并且填入电介质，可以制造浅沟道隔离122，其中填入的电介质为本领域的公知材料，例如二氧化硅、或高密度等离子体(high-density plasma，HDP)氧化物之类。
电介质层112包括电介质材料，例如二氧化硅、硅氧化氮、硅氮化物、含氮氧化物、高介电常数金属氧化物(high-K metal oxide)、或上述材料化合物之类。举例说明，使用如湿式或干式高温氧化(wet or dry thermal oxidation)的氧化工艺制造二氧化硅电介质层。在一较常用实施例中，电介质层112的厚度约为5埃至100埃。
导电层114包括导电材料，例如金属(如钽、钛、钼、钨、铂，、铝、铪、钌)、金属硅化物(如硅化钛、硅化钴、硅化镍、硅化钽)、金属氮化物(如氮化钛、氮化钽)、含掺杂物的多晶硅、其它导电材料、或上述材料的化合物。在一实施例中，使用低压化学气相沉积(low-pressure chemical vapor deposition，LPCVD)制造多晶硅层，使得该多晶硅层的厚度约在200埃至2000埃的范围内，而较常用的厚度约为1000埃。
如图2所示，根据本发明实施例，图1的晶片100的电介质层112以及导电层114被图案化(patterned)，分别产生栅极电介质(gate dielectric)220以及栅极电极(gate electrode)222。可使用本领域的光刻(photolithography)技术执行上述图案化动作，以制造栅极电介质220以及栅极电极222。通常光刻技术需要沉积光阻(photoresist)材料(未说明)，然后将该光阻材料掩膜(masked)、曝光(exposed)以及显影(developed)。在将该光阻材料图案化后，执行异向性蚀刻(anisotropic etching)工艺以移除光阻的不需要部分。之后，执行蚀刻(etching)工艺以移除图1的电介质层112以及导电层114的不需要部分，以分别制造如图2所示的栅极电介质220以与栅极电极222。在制造栅极电介质220以与栅极电极222之后，将剩余的光阻材料移除。
如图3所示，根据本发明实施例，在图2的晶片100中制造非晶化(amorphization)区域310。非晶化区域310表示基板110的晶质结构(crystallinestructure)已被转换为非晶(amorphous)状态的区域。借由注入剂量约为1014至1016原子/平方厘米的锗、硅、或钝气(例如：氖、氩、氪、氙、或氡之类)离子，可以制造非晶化区域310，并且选择其注入离子的能阶，使得非晶化区域310的深度大于接下注入工艺将制造的低掺杂漏极(LDD)区域的深度。在实施例中，非晶化区域310的制造是借由注入工艺，其能量约为5至50Kev，使得该非晶化区域310深度约为100埃至500埃。
在上述非晶化工艺中，栅极电极222可能被部分地转换为非晶状态，而在接下来的将非晶化区域310再结晶(re-crystallized)的步骤中，栅极电极222可能被再结晶。然而，可使用掩模保护栅极电极222并且避免将栅极电极222转换为非晶状态。举例说明，该掩模可为如同使用在制造栅极电极222与栅极电介质220图案的光阻掩模(photoresist mask)以及/或硬质掩模(hard mask)。
如图4所示，根据本发明实施例，在图3的晶片100中制造同步注入区域410。以接下来工艺步骤将制造的LDD及/或源极、漏极区域的约0.1至1.0倍剂量以及大约1至10KeV的能量，制造同步注入区域410，其中注入的离子可为碳、氟、以及/或氮离子。同步注入区域410的深度通常约等于、或大于非晶化区域310的深度，并且通常大于接下来注入工艺将制造的LDD区域以及源极/漏极区域深度。
同步注入区域410降低接下来工艺步骤中用来制造LDD以及源极/漏极区域的掺杂物(例如B、或BF2之类)的瞬时扩散(transient diffusion)。借由降低瞬时扩散，可以制造较浅的源极/漏极区域，同时降低或限制短沟道效应以及维持较高的驱动电流。
如图5所示，根据本发明实施例，在图4的晶片100中制造第一注入区域510。第一注入区域510组成PMOS晶体管的LDD区域。举例说明，第一注入区域510可被掺杂如硼、二氟化硼离子的p型掺杂物，其剂量约为1015至1017原子/平方厘米并且其注入能量约为0.1至10Kev。另外，第一注入区域510也可被掺杂如铝、镓、或铟之类的其它p型掺杂物。
本发明对本技术领域的其中一个改善如下：因为非晶化区域310以及同步注入区域410降低LDD区域的横向扩散，所以可以使用较高剂量制造LDD区域，因此可以降低结电阻(junction resistance)并且增加驱动电流。
图6说明图5的晶片100在根据本发明实施例制造第一注入间隙壁(spacer)610以及第二注入区域612后的情形。第一注入间隙壁610为源极/漏极区域的第二离子注入的注入掩模，该第一注入间隙壁610最常见为包括含氮层，例如氮化硅(Si3N4)、硅氧化氮(SiOxNy)、有机硅(silicon oxime)SiOxNy:Hz)、或以上材料的化合物之类。在一较常见实施例中，第一注入间隙壁610由一含Si3N4层组成，该Si3N4层使用化学气相沉积(Chemical vapordeposition，CVD)技术组成，其中使用硅烷(silane)以及氨(NH3)作为先前气体(precursor gases)。然而，也可使用其它材料或步骤制造第一注入间隙壁610。
第一注入间隙壁610可借由同向性或异向性蚀刻工艺完成图案化，例如使用磷酸(H3PO4)为溶剂的同向性蚀刻工艺。因为Si3N4(或其它材料)层的厚度在邻接栅极电极222的区域较厚，上述同向性蚀刻移除除了邻近栅极电极222的区域之外的Si3N4材料，因此制造出如图6所示的第一注入间隙壁610。
必须注意的是，本发明也可使用其它型态的间隙壁、掺杂浓度与分布(doping profiles)、以及注入掩模。例如，可使用多重间隙壁(multiple spacers)、任意型间隙壁(disposable spacer)、偏移间隙壁(offset spacer)、以及衬垫(liners)之类。与上述各种间隙壁相应，本发明的实施例可使用不同的掺杂浓度与分布。
借由注入p型掺杂物(例如B、BF2离子)制造第二注入区域612，其中掺杂物的剂量约大于1015至1017原子/平方厘米，并且其注入能量约为1至50Kev。另外，第二注入区域612可被掺杂如铝、镓、或铟之类的其它p型掺杂物。必须注意的是第二注入区域612可能延伸穿越非晶化区域310。
之后将非晶化区域310再结晶。在实施例中，借由执行退火(anneal)将非晶化区域310再结晶，例如快速热退火(rapid thermal anneal，RTA)，其中晶质硅(例如位于栅极电介质220以及非晶化区域310之下的硅)如同籽晶层(seedlayer)动作。其中必须注意，接下来在完成半导体元件制造的标准工艺步骤中执行的退火，可被用来再结晶非晶化区域310。在另一实施例中，可执行个别退火(separate anneal)以再结晶非晶化区域310。栅极电极222在上述退火中也可能被再结晶。
标准工艺技术可被用来完成半导体元件的制造。例如，将源极/漏极区域以及栅极电极硅化(silicided)、制造层间电介质(inter-layer dielectric)、制造接触(contacts)以及介质孔(vias)、以及制造金属导线之类。
本发明实施例提供多种优点以解决本领域的缺点。例如，上述讨论的非晶化以及同步注入工艺可防止以及/或减低掺杂物的扩散(横向与纵向)。因此与先前技术相比较，本发明的实施例具有较浅的第一注入区域510以及第二注入区域612，并且具有较高的掺杂物浓度。较浅的第一注入区域510以及第二注入区域612能够降低或消除短沟道效应以及栅极多晶硅的耗尽(gatepoly-depletion)效应，同时维持高驱动电流。
虽然本发明的内容与优点已经被详细说明如上，但在不脱离权利要求书所描述的本发明的精神范围内，可以作出改动修饰及等同的变化替换。此外本发明的应用范围并不被限定在本说明书所叙述的工艺、机械、制造、成分、工具、方法以及步骤的特定实施例中。无论是目前已经存在或即将发展，凡是与此处所描述的对应实施例基本上执行同样运作或产生同样结果的工艺、机械、制造、成分、工具、方法以及步骤，都可根据本发明被利用。因此，本发明的申请专利范围包括其工艺、机械、制造、成分、工具、方法、或步骤。

Claims (13)

1.一种制造半导体元件的方法，其中包括：
提供基板；
在该基板上制造栅极电极；
在该基板中制造多个非晶化区域，并且使其位于该栅极电极的两侧；
在该基板中，使用第一离子型态制造多个同步注入区域，并且使其位于该栅极电极的两侧，上述同步注入区域的深度约等于或大于上述非晶化区域的深度，并且上述同步注入区域与上述非晶化区域部分重叠；
在每一个上述同步注入区域中，使用第二离子型态制造第一注入区域；
在邻接该栅极电极处制造一个或多个间隙壁；
在每一个上述同步注入区域中，使用第二离子型态制造一个或多个第二注入区域；以及
在上述制造第二注入区域的步骤之后，至少部分地将上述非晶化区域再结晶。
2.如权利要求1所述的制造半导体元件的方法，其中上述制造第一注入区域以及第二注入区域的步骤包括注入多个离子，其剂量约为1015至1017原子/平方厘米。
3.如权利要求1所述的制造半导体元件的方法，其中该第二离子型态为B、BF2、或上述材料的化合物。
4.如权利要求1所述的制造半导体元件的方法，其中上述制造非晶化区域的步骤包括注入离子Ge、Xe、Si、In、Ar、Kr、Rn、或上述材料的化合物。
5.如权利要求1所述的制造半导体元件的方法，其中上述制造同步注入区域的注入剂量约为上述制造第一注入区域所使用的剂量的0.1至10倍。
6.如权利要求1所述的制造半导体元件的方法，其中上述第一离子型态为碳、氮、氟、或上述材料的化合物。
7.一种制造半导体元件的方法，其中包括：
提供基板；
在该基板上制造栅极电极；
在该基板中制造多个非晶化区域，并且使其位于该栅极电极的两侧；
在该基板中制造多个同步注入区域，并且使其位于该栅极电极的两侧，上述同步注入区域的深度约等于或大于上述非晶化区域的深度，并且上述同步注入区域与上述非晶化区域部分重叠；
在该栅极电极的两侧制造多个低掺杂漏极，上述低掺杂漏极包含在上述同步注入区域之内；
在邻接该栅极电极处制造多个间隙壁；
在该基板中制造多个深型源极/漏极区域，并且使其位于该栅极电极两侧的同步注入区域内；以及
在上述制造深型源极/漏极区域的步骤之后，至少部分地将上述非晶化区域再结晶。
8.如权利要求7所述的制造半导体元件的方法，其中上述制造低掺杂漏极以及深型源极/漏极区域的步骤包括注入多个离子，其剂量约为1015至1017原子/平方厘米。
9.如权利要求7所述的制造半导体元件的方法，其中上述制造低掺杂漏极以及深型源极/漏极区域的步骤包括注入离子B、BF2、或上述材料的化合物。
10.如权利要求7所述的制造半导体元件的方法，其中上述制造非晶化区域的步骤包括注入离子Ge、Xe、Si、In、Ar、Kr、Rn、或上述材料的化合物。
11.如权利要求7所述的制造半导体元件的方法，其中上述制造同步注入区域的步骤包括注入离子碳、氮、氟、或上述材料的化合物。
12.如权利要求11所述的制造半导体元件的方法，其中上述注入离子碳、氮、氟、或上述材料的化合物的剂量约为上述制造低掺杂漏极的剂量的0.1至10倍。
13.一种制造半导体元件的方法，其中包括：
提供基板；
在该基板上制造栅极电极；
将该基板位于该栅极电极两侧的第一部分非晶化化；
将第一离子型态注入在该基板位于该栅极电极两侧的第二部分，该第一部分与该第二部分重叠。
CNB200610008692XA 2005-08-09 2006-02-21 半导体元件的制造方法 Active CN100470737C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/200,374 US20070037326A1 (en) 2005-08-09 2005-08-09 Shallow source/drain regions for CMOS transistors
US11/200,374 2005-08-09

Publications (2)

Publication Number Publication Date
CN1913112A true CN1913112A (zh) 2007-02-14
CN100470737C CN100470737C (zh) 2009-03-18

Family

ID=37721992

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB200610008692XA Active CN100470737C (zh) 2005-08-09 2006-02-21 半导体元件的制造方法

Country Status (3)

Country Link
US (1) US20070037326A1 (zh)
CN (1) CN100470737C (zh)
TW (1) TWI270945B (zh)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101894748B (zh) * 2009-05-22 2011-11-23 中芯国际集成电路制造(北京)有限公司 离子注入的方法
CN102024701B (zh) * 2009-09-09 2012-02-08 中芯国际集成电路制造(上海)有限公司 P沟道金属氧化物半导体晶体管源漏注入方法
CN102693917A (zh) * 2011-03-25 2012-09-26 中国科学院微电子研究所 热稳定性镍基硅化物源漏MOSFETs及其制造方法
CN106935490A (zh) * 2015-12-31 2017-07-07 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制备方法、电子装置
CN108695158A (zh) * 2017-04-05 2018-10-23 中芯国际集成电路制造(北京)有限公司 一种半导体器件及其制造方法
CN111129141A (zh) * 2018-10-31 2020-05-08 长鑫存储技术有限公司 一种半导体器件的制备方法及所得的半导体器件

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7550336B2 (en) * 2005-11-25 2009-06-23 United Microelectronics Corp. Method for fabricating an NMOS transistor
US7795101B2 (en) * 2006-04-03 2010-09-14 United Microelectronics Corp. Method of forming a MOS transistor
US20080258178A1 (en) * 2006-04-03 2008-10-23 Hsiang-Ying Wang Method of forming a MOS transistor
US7396717B2 (en) * 2006-04-03 2008-07-08 United Microelectronics Corp. Method of forming a MOS transistor
KR100864928B1 (ko) * 2006-12-29 2008-10-22 동부일렉트로닉스 주식회사 모스펫 소자의 형성 방법
US8039330B2 (en) * 2007-01-08 2011-10-18 United Microelectronics Corp. Method for manufacturing semiconductor device
US8664073B2 (en) 2007-03-28 2014-03-04 United Microelectronics Corp. Method for fabricating field-effect transistor
US7888223B2 (en) * 2007-03-28 2011-02-15 United Microelectronics Corp. Method for fabricating P-channel field-effect transistor (FET)
US7410876B1 (en) * 2007-04-05 2008-08-12 Freescale Semiconductor, Inc. Methodology to reduce SOI floating-body effect
KR20100035777A (ko) * 2008-09-29 2010-04-07 삼성전자주식회사 반도체 소자 및 그 제조 방법
US8884341B2 (en) 2011-08-16 2014-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuits
US9184289B2 (en) * 2013-11-08 2015-11-10 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device and formation thereof
KR102582670B1 (ko) 2018-07-13 2023-09-25 삼성전자주식회사 반도체 장치

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5030582A (en) * 1988-10-14 1991-07-09 Matsushita Electric Industrial Co., Ltd. Method of fabricating a CMOS semiconductor device
US5885861A (en) * 1997-05-30 1999-03-23 Advanced Micro Devices, Inc. Reduction of dopant diffusion by the co-implantation of impurities into the transistor gate conductor
KR100268871B1 (ko) * 1997-09-26 2000-10-16 김영환 반도체소자의제조방법
US6037640A (en) * 1997-11-12 2000-03-14 International Business Machines Corporation Ultra-shallow semiconductor junction formation
US6355543B1 (en) * 1998-09-29 2002-03-12 Advanced Micro Devices, Inc. Laser annealing for forming shallow source/drain extension for MOS transistor
US6180501B1 (en) * 1999-10-14 2001-01-30 Chartered Semiconductor Manufacturing Ltd. Method to fabricate a double-polysilicon gate structure for a sub-quarter micron self-aligned-titanium silicide process
US6235599B1 (en) * 1999-10-25 2001-05-22 Advanced Micro Devices, Inc. Fabrication of a shallow doped junction having low sheet resistance using multiple implantations
US6361874B1 (en) * 2000-06-20 2002-03-26 Advanced Micro Devices, Inc. Dual amorphization process optimized to reduce gate line over-melt
US6365446B1 (en) * 2000-07-03 2002-04-02 Chartered Semiconductor Manufacturing Ltd. Formation of silicided ultra-shallow junctions using implant through metal technology and laser annealing process
US6632728B2 (en) * 2001-07-16 2003-10-14 Agere Systems Inc. Increasing the electrical activation of ion-implanted dopants
US6849528B2 (en) * 2001-12-12 2005-02-01 Texas Instruments Incorporated Fabrication of ultra shallow junctions from a solid source with fluorine implantation
US6555439B1 (en) * 2001-12-18 2003-04-29 Advanced Micro Devices, Inc. Partial recrystallization of source/drain region before laser thermal annealing
US6713819B1 (en) * 2002-04-08 2004-03-30 Advanced Micro Devices, Inc. SOI MOSFET having amorphized source drain and method of fabrication
US6682980B2 (en) * 2002-05-06 2004-01-27 Texas Instruments Incorporated Fabrication of abrupt ultra-shallow junctions using angled PAI and fluorine implant
CN1286157C (zh) * 2002-10-10 2006-11-22 松下电器产业株式会社 半导体装置及其制造方法
DE10250888B4 (de) * 2002-10-31 2007-01-04 Advanced Micro Devices, Inc., Sunnyvale Halbleiterelement mit verbesserten Dotierprofilen und ein Verfahren zur Herstellung der Dotierprofile eines Halbleiterelements
CN1253929C (zh) * 2003-03-04 2006-04-26 松下电器产业株式会社 半导体装置及其制造方法
JP2004363355A (ja) * 2003-06-05 2004-12-24 Hitachi Ltd 半導体装置及びその製造方法
ATE455366T1 (de) * 2003-10-17 2010-01-15 Imec Verfahren zur herstellung eines halbleitersubstrats mit einer schichtstruktur von aktivierten dotierungsstoffen
US7169675B2 (en) * 2004-07-07 2007-01-30 Chartered Semiconductor Manufacturing, Ltd Material architecture for the fabrication of low temperature transistor
US7498642B2 (en) * 2005-04-25 2009-03-03 Taiwan Semiconductor Manufacturing Company, Ltd. Profile confinement to improve transistor performance
US7172954B2 (en) * 2005-05-05 2007-02-06 Infineon Technologies Ag Implantation process in semiconductor fabrication
US7132353B1 (en) * 2005-08-02 2006-11-07 Applied Materials, Inc. Boron diffusion barrier by nitrogen incorporation in spacer dielectrics

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101894748B (zh) * 2009-05-22 2011-11-23 中芯国际集成电路制造(北京)有限公司 离子注入的方法
CN102024701B (zh) * 2009-09-09 2012-02-08 中芯国际集成电路制造(上海)有限公司 P沟道金属氧化物半导体晶体管源漏注入方法
CN102693917A (zh) * 2011-03-25 2012-09-26 中国科学院微电子研究所 热稳定性镍基硅化物源漏MOSFETs及其制造方法
CN102693917B (zh) * 2011-03-25 2015-07-08 中国科学院微电子研究所 热稳定性镍基硅化物源漏mosfets及其制造方法
CN106935490A (zh) * 2015-12-31 2017-07-07 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制备方法、电子装置
CN108695158A (zh) * 2017-04-05 2018-10-23 中芯国际集成电路制造(北京)有限公司 一种半导体器件及其制造方法
CN108695158B (zh) * 2017-04-05 2021-08-13 中芯国际集成电路制造(北京)有限公司 一种半导体器件及其制造方法
CN111129141A (zh) * 2018-10-31 2020-05-08 长鑫存储技术有限公司 一种半导体器件的制备方法及所得的半导体器件

Also Published As

Publication number Publication date
US20070037326A1 (en) 2007-02-15
CN100470737C (zh) 2009-03-18
TWI270945B (en) 2007-01-11
TW200707590A (en) 2007-02-16

Similar Documents

Publication Publication Date Title
CN100470737C (zh) 半导体元件的制造方法
JP4493536B2 (ja) 半導体装置及びその製造方法
US9024384B2 (en) Indium, carbon and halogen doping for PMOS transistors
CN100337334C (zh) 双栅极场效应晶体管及其制造方法
US6133082A (en) Method of fabricating CMOS semiconductor device
CN1913111A (zh) 半导体元件及其形成方法
JP2848439B2 (ja) 半導体装置の製造方法
US8212253B2 (en) Shallow junction formation and high dopant activation rate of MOS devices
US5963799A (en) Blanket well counter doping process for high speed/low power MOSFETs
WO1998048457A1 (en) Method of making nmos and pmos devices with reduced masking steps
CN101079380A (zh) 半导体结构及其制造方法
JP2004235603A (ja) 半導体装置及びその製造方法
CN103238216A (zh) 对改进型晶体管的源/漏延伸控制
WO2012062791A1 (en) Creating anisotrpically diffused junctions in field effect transistor devices
US8450171B2 (en) Strained semiconductor device and method of making same
JP2006060208A (ja) 高性能なサブ０．１マイクロメートルトランジスタ用のソース／ドレイン構造
KR20090083291A (ko) 반도체 장치 및 그 제조 방법
KR20010025030A (ko) 반도체 디바이스 제조 방법
US20050098818A1 (en) Drain/source extension structure of a field effect transistor including doped high-k sidewall spacers
US20060177985A1 (en) Source/drain extension implant process for use with short time anneals
US6117717A (en) Method for after gate implant of threshold adjust with low impact on gate oxide integrity
CN1206711C (zh) 金属－氧化物－半导体晶体管的自对准硅化物的制备方法
US20050247976A1 (en) Notched spacer for CMOS transistors
KR100519507B1 (ko) 반도체 소자의 제조방법
TW442919B (en) Method to form source/drain extension junction by using borosilicate glass in manufacturing CMOS transistor

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant