KR20100035777A - 반도체 소자 및 그 제조 방법 - Google Patents

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신동석
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Abstract

반도체 소자 및 그 제조 방법에서, 반도체 소자를 제조하기 위하여 기판 상에 게이트 절연막 및 게이트 전극을 형성한다. 상기 게이트 전극 및 기판 상에 스페이서용 실리콘 질화막을 증착한다. 상기 실리콘 질화막에 이온 주입 공정을 수행하여, 상기 실리콘 질화막 상부면 일부분을 상기 주입된 이온을 포함하는 실리콘 질화막으로 변환한다. 상기 이온이 주입된 실리콘 질화막 부분을 식각하여 상기 게이트 전극 측벽에 스페이서를 형성한다. 다음에, 상기 게이트 전극 양 측의 기판 표면 아래에 불순물 영역을 형성한다. 상기 반도체 소자는 동작 특성이 우수하다.

Description

반도체 소자 및 그 제조 방법{Semiconductor device and method of manufacturing the same}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것이다. 보다 상세하게는, 스페이서를 포함하는 MOS 트랜지스터 및 그 제조 방법에 관한 것이다.
상기 반도체 소자를 구성하는 기본적인 단위 소자로서 전계 효과 모스 트랜지스터(MOSFET, 이하, 트랜지스터)를 예로 들 수 있다. 상기 트랜지스터는 저전압에서 고속 동작을 할 수 있으며, 소형화, 집적화되는 방향으로 발전되고 있다.
이와같이, 트랜지스터의 집적화에 의해 상기 게이트 길이가 매우 감소되고 있으며, 상기 게이트 길이의 감소에 따라 단채널 효과(short channel effect)가 발생하게 된다. 또한, 트랜지스터의 게이트 저항은 매우 증가하게 된다. 상기 게이트 저항이 증가하게 되며, 상기 트랜지스터의 동작 속도가 낮아지게 된다. 때문에, 상기 게이트 저항을 감소시키기 위하여, 게이트 전극 상에 금속 실리사이드 패턴을 형성하고 있다.
일반적으로, 상기 트랜지스터의 게이트 전극의 양 측에는 스페이서가 형성된다. 상기 스페이서는 상기 게이트 전극의 측벽에 형성됨으로써 상기 게이트 전극의 상부면만을 노출시켜 상기 금속 실리사이드 패턴의 형성 영역을 정의한다. 또한, 상기 스페이서는 상기 게이트 전극 양 측에 형성되는 고농도 불순물 영역의 위치를 정의한다.
그러므로, 상기 스페이서는 상기 기판 전 영역에서 균일한 형상을 갖도록 형성되는 것이 바람직하다. 또한, 상기 스페이서가 게이트 전극 상부 측벽까지 충분하게 덮으면서 상, 하부가 균일한 폭을 갖도록 형성하는 것이 바람직하다.
본 발명의 일 목적은 상, 하부가 균일한 폭을 갖는 스페이서를 포함하는 반도체 소자의 제조 방법을 제공하는데 있다.
본 발명의 일 목적은 상기 반도체 소자를 제공하는데 있다.
상기한 일 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자를 제조하기 위하여, 기판 상에 게이트 절연막 및 게이트 전극을 형성한다. 상기 게이트 전극 및 기판 상에 스페이서용 실리콘 질화막을 증착한다. 상기 실리콘 질화막에 이온 주입 공정을 수행하여, 상기 실리콘 질화막 상부면 일부분을 상기 주입된 이온을 포함하는 실리콘 질화막으로 변환한다. 상기 이온이 주입된 실리콘 질화막 부분을 식각하여 상기 게이트 전극 측벽에 스페이서를 형성한다. 다음에, 상기 게이트 전극 양 측의 기판 표면 아래에 불순물 영역을 형성한다.
본 발명의 일 실시예로, 상기 주입되는 이온은 산소, 탄소 및 불소로 이루어 진 군에서 선택된 적어도 어느 하나일 수 있다. 상기 이온은 1E15 내지 5E16/㎠ 의 도즈량으로 주입될 수 있다. 상기 이온 주입 공정을 통해 이온이 주입된 실리콘 질화막은 최초 증착 시의 실리콘 질화막과는 다른 물질로 변환된다. 상기 스페이서를 형성하기 위한 식각 공정은 이방성 식각 공정 또는 등방성 식각 공정을 통해 수행될 수 있다.
본 발명의 일 실시예로, 상기 주입되는 이온은 게르마늄, 실리콘, 제논 및 아르곤으로 이루어진 군에서 선택된 적어도 어느 하나일 수 있다. 상기 이온은 1E14 내지 5E15/㎠ 의 도즈량으로 주입될 수 있다. 상기 이온 주입 공정을 통해, 상기 이온이 주입된 부분의 실리콘 질화막의 원자 결합 상태가 일부 끊어지게 된다. 상기 스페이서를 형성하기 위한 식각 공정은 이방성 식각 공정을 통해 수행될 수 있다.
본 발명의 일 실시예로, 상기 이온 주입 깊이는 상기 스페이서용 실리콘 질화막의 증착 두께보다 얕다.
본 발명의 일 실시예로, 상기 이온이 주입된 실리콘 질화막 부분과 증착 상태의 실리콘 산화막은 서로 다른 식각 선택비를 갖는다.
본 발명의 일 실시예로, 상기 스페이서를 형성하기 위한 식각 공정에서 상기 이온이 주입된 실리콘 질화막 부분이 상기 증착 상태의 실리콘 산화막에 비해 높은 식각율을 갖도록 식각한다.
본 발명의 일 실시예로, 상기 스페이서의 중간부 아래에 위치하는 외측벽은 상기 기판에 대해 수직하게 되도록 형성된다.
본 발명의 일 실시예로, 상기 게이트 전극 상부 및 불순물 영역의 상부에 금속 실리사이드 패턴을 형성한다. 상기 금속 실리사이드 패턴을 형성하기 위하여, 상기 게이트 전극 상부면, 스페이서 및 기판 상에 금속막을 증착한다. 상기 금속막과 상기 게이트 전극 및 기판을 반응시켜 금속 실리사이드 패턴을 형성한다. 다음에, 미반응한 상기 금속막을 제거한다.
본 발명의 일 실시예로, 상기 게이트 전극을 형성한 후, 상기 게이트 전극의 측벽과 접촉하는 오프셋 스페이서를 형성한다. 다음에, 상기 오프셋 스페이서의 표면 및 기판 표면 상에 식각 저지막을 형성한다.
상기 오프셋 스페이서를 형성한 후 상기 게이트 전극 양 측의 기판에 불순물을 주입시켜 불순물 확장 영역을 형성한다.
상기한 일 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자를 제조하기 위한 다른 방법으로, 제1 및 제2 영역의 기판 상에 각각 제1 게이트 구조물 및 제2 게이트 구조물을 형성한다. 상기 제1 및 제2 게이트 구조물과 기판 상에 스페이서용 실리콘 질화막을 증착한다. 상기 실리콘 질화막에 이온 주입 공정을 수행하여, 상기 실리콘 질화막 상부면 일부분을 상기 주입된 이온을 포함하는 실리콘 질화막으로 변환한다. 상기 이온이 주입된 실리콘 질화막 부분을 식각하여 상기 게이트 전극 측벽에 스페이서를 형성한다. 상기 제1 게이트 구조물 양 측의 기판 표면 아래에 제1 도전형의 불순물 영역을 형성한다. 다음에, 상기 제2 게이트 구조물 양 측의 기판 표면 아래에 제2 도전형의 불순물 영역을 형성한다.
본 발명의 일 실시예로, 상기 주입되는 이온은 산소, 탄소 및 불소로 이루어 진 군에서 선택된 적어도 어느 하나일 수 있다.
상기한 일 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자는, 기판 상에는 게이트 절연막 및 게이트 전극이 적층된다. 상기 게이트 전극 측벽과 접하는 스페이서가 구비된다. 상기 스페이서는 중간부 아래에 위치하는 외측벽은 상기 기판에 대해 수직한 형상을 갖는다. 상기 게이트 전극 양 측의 기판 표면 아래에는 불순물 영역이 구비된다.
설명한 것과 같이 본 발명의 방법에 의하면, 상, 하부폭이 거의 동일한 스페이서를 형성할 수 있다. 또한, 상기 스페이서는 게이트 전극의 상부 측벽을 충분하게 덮는다. 따라서, 본 발명의 방법에 의하면, 상기 스페이서에 의해 상기 게이트 측벽이 충분히 덮혀지게 되어 상기 게이트 전극의 상부면 상에 금속 실리사이드 패턴이 균일하게 형성된다. 이로인해, 상기 반도체 소자는 문턱 전압의 산포가 감소되며, 수율이 높아지게 된다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본 발명에서, 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명에 있어서, 각 층(막), 영역, 전극, 패턴 또는 구조물들이 대상체, 기판, 각 층(막), 영역, 전극 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴 또는 다른 구조물들이 대상체나 기판 상에 추가적으로 형성될 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
실시예 1
도 1은 본 발명의 실시예 1에 따른 MOS 트랜지스터를 나타내는 단면도이다.
도 1을 참조하면, 반도체 물질로 이루어지는 기판(10) 상에 게이트 절연막(12)이 구비된다. 상기 게이트 절연막(12) 상에는 게이트 전극(14)이 구비된다.
상기 게이트 전극(14) 양 측벽에는 스페이서(20)가 구비된다. 상기 스페이서(20)는 상기 게이트 전극(14)의 상부 측벽을 충분하게 덮는 형상을 갖는다. 또한, 상기 스페이서(20)에서 중간부 아래에 위치하는 외측벽은 수직 프로파일을 갖는다. 따라서, 상기 스페이서(20)는 상부 폭과 하부 폭이 거의 동일하다.
상기 게이트 전극(14) 양 측의 기판(10) 아래에는 불순물 영역(22)이 구비된다.
도 2 내지 도 5는 도 1에 도시된 MOS 트랜지스터의 제조 방법을 설명하기 위한 단면도들이다.
도 2를 참조하면, 먼저 반도체 물질로 이루어지는 기판(10)을 마련한다. 본 실시예에서는 상기 기판(10)으로 단결정 실리콘 기판이 마련된다. 그러나, 경우에 따라서는 SOI(silicon on insualtor) 기판 등이 사용될 수도 있다.
상기 기판(10) 상에 게이트 절연막(12)을 형성한다. 상기 게이트 절연막(12)은 상기 실리콘 기판을 열산화시켜 형성할 수 있다. 또는, 상기 게이트 절연막(12)은 고유전 물질을 증착시켜 형성할 수 있다.
상기 게이트 절연막(12) 상에 도전막을 형성한다. 이 후, 상기 도전막을 패터닝함으로써 게이트 전극(14)을 형성한다.
도 3을 참조하면, 상기 게이트 전극(14) 및 상기 게이트 절연막(12)의 표면을 따라 스페이서용 실리콘 질화막(16)을 형성한다. 상기 실리콘 질화막(16)은 화학기상증착법에 의해 형성할 수 있다.
도 4를 참조하면, 상기 실리콘 질화막(16)에 산소를 이온 주입하여 상기 실리콘 질화막(16)의 상부면 일부 영역을 실리콘 산 질화물(18)로 변환시킨다. 상기 이온 주입 깊이는 상기 실리콘 질화막(16)의 두께보다 얕게 되도록 한다.
이 때, 상기 산소 이온은 직진성을 가지면서 주입되기 때문에, 상기 실리콘 질화막(16)의 평탄한 상부면으로부터 일정 깊이까지 주입된다. 즉, 상기 산소 이온 주입 공정을 수행하면, 상기 게이트 전극(14)의 측벽에는 증착 시의 실리콘 질화막(16)이 그대로 남아있게 되고, 상기 게이트 전극(14)의 상부면 및 상기 게이트 절연막(12) 상에 형성된 실리콘 질화막은 실리콘 산 질화물(18, SiON)로 변환된다. 따라서, 상기 공정에 의해 상기 게이트 전극(14) 및 게이트 절연막(12) 표면에는 위치별로 서로 다른 질화물이 형성된다.
상기와 같이, 서로 다른 성질을 갖는 질화물이 형성되도록 하기 위해서는 이 온 주입되는 산소의 농도가 매우 높아야 한다. 구체적으로, 상기 산소 이온은 1E15 내지 5E16/㎠ 의 도즈량으로 주입되어야 한다.
이와는 다른 실시예로, 상기 이온 주입 공정 시에 탄소 이온, 불소 이온 등이 주입될 수 있다. 상기 이온 주입 공정 시에는 상기 열거된 이온들 중 어느 하나를 선택하여 주입하는 것이 바람직하지만, 상기 이온들을 조합하여 주입할 수도 있다.
상기 이온 주입 공정에서 탄소 이온을 주입하는 경우에는 상기 게이트 전극의 측벽에는 증착 시의 실리콘 질화막이 그대로 남아있게 되고, 상기 게이트 전극(14)의 상부면 및 상기 게이트 절연막(12) 상에 형성된 실리콘 질화막은 SiCN으로 변환된다. 이와는 달리, 상기 이온 주입 공정에서 불소 이온을 주입하는 경우에는 상기 게이트 전극(14)의 측벽에는 증착 시의 실리콘 질화막이 그대로 남아있게 되고, 상기 게이트 전극(14)의 상부면 및 상기 게이트 절연막(12) 상에 형성된 실리콘 질화막은 SiF 또는 SiFN으로 변환된다. 상기와 같이 탄소 이온 또는 불소 이온을 주입하는 경우에는, 1E15 내지 5E16/㎠ 의 도즈량으로 주입되어야 한다.
도 5를 참조하면, 상기 이온 주입 공정에 의해 변환된 실리콘 산 질화막(18)을 식각함으로써 상기 게이트 전극(14) 측벽에 스페이서(20)를 형성한다. 상기 식각 공정은 상기 게이트 절연막(12)의 상부면이 노출될 때까지 수행되어야 한다. 상기 스페이서(20)를 형성하기 위한 식각 공정은 이방성 식각 공정 또는 등방성 식각 공정으로 수행될 수 있다.
상기 이방성 식각 공정을 수행하는 경우, 상기 실리콘 질화막(16)은 거의 식 각되지 않으면서, 상기 실리콘 산 질화막(18)은 빠르게 식각되도록 한다. 즉, 상기 실리콘 산 질화막이 선택적으로 식각될 수 있는 식각 조건으로 공정이 수행된다. 상기 이방성 식각 공정을 완료하면, 상기 게이트 전극(14) 측벽에 형성되어 있는 실리콘 질화막(16)이 대부분 남게됨으로써 상, 하부 폭이 거의 동일하고, 외측벽 부위가 수직 프로파일을 갖는 스페이서(20)가 형성된다. 상기 공정에 의하면, 도시된 것과 같이, 적어도 상기 게이트 전극(14)의 측벽에서 중간부 아래에 위치하는 스페이서(20)의 외측은 수직 프로파일을 갖게된다.
이와는 달리, 상기 등방성 식각 공정을 통해 상기 실리콘 산 질화막(18)을 선택적으로 식각하여 스페이서(20)를 형성할 수도 있다. 상기 등방성 식각 공정을 통해 스페이서(20)를 형성하는 경우, 식각 공정 시에 이온 충격에 의한 어택이 발생하지 않는 효과가 있다.
다음에, 도 1에 도시된 것과 같이, 상기 게이트 전극(14) 양 측의 기판 표면 아래에 불순물을 주입함으로써 불순물 영역(22)을 형성한다.
도 6은 도 1에 도시된 MOS 트랜지스터의 제조하는 다른 방법을 설명하기 위한 단면도이다.
먼저, 도 2 내지 도 3을 참조로 설명한 것과 같이 기판(10) 상에 게이트 절연막(12) 및 게이트 전극(14)을 형성한다. 이 후, 상기 게이트 전극(14) 및 게이트 절연막(12)의 표면을 따라 실리콘 질화막(16)을 형성한다.
다음에, 도 6을 참조하면, 상기 실리콘 질화막(16)의 상부면에 이온을 주입 시켜 상기 실리콘 질화막(16)의 상부면 일부 영역에서 상기 실리콘과 질소의 결합을 끊는다. 상기 실리콘과 질소의 결합을 파괴하기 위하여 주입되는 이온의 예로는 게르마늄, 실리콘, 제논, 아르곤 등을 들 수 있다. 상기 이온은 단독으로 사용될 수도 있고, 2 이상을 혼합하여 사용할 수도 있다.
이 때, 상기 이온은 직진성을 가지면서 주입되기 때문에, 상기 실리콘 질화막(16)의 평탄한 상부면으로부터 일정 깊이까지 주입된다. 즉, 상기 이온 주입 공정을 수행하면, 상기 게이트 전극(14)의 측벽에는 증착 시의 실리콘 질화막(16)이 그대로 남아있게 되고, 상기 게이트 전극(14)의 상부면 및 상기 게이트 절연막(12) 상에 형성된 실리콘 질화막(17)은 실리콘과 질소의 결합이 끊어진 상태가 된다.
상기와 같이, 서로 이온 주입에 의해 실리콘과 질소의 결합을 끊기 위하여, 이온은 1E14 내지 5E15/㎠ 의 도즈량을 갖도록 주입되어야 한다.
이 후, 상기 실리콘 질화막(16, 17)을 이방성 식각함으로써 도 5에 도시된 것과 같이, 상기 게이트 전극(14)의 측벽에 스페이서(20)를 형성한다. 상기 이방성 식각 공정을 수행하면, 상기 실리콘과 질소의 결합이 끊어진 부위의 실리콘 질화막(17)이 상대적으로 빠르게 식각이 이루어진다. 그러므로, 빠른 시간 내에 상기 스페이서(20)를 형성할 수 있다.
또한, 상기 실리콘과 질소의 결합이 끊어진 부위의 실리콘 질화막(17)을 식각함에 따라, 상기 스페이서(20) 상부를 과도하게 식각하지 않아도 된다. 이로인해, 도시된 것과 같이 상기 게이트 전극(14) 측벽을 덮으면서, 상, 하부 폭이 거의 동일하고, 외측벽 부위가 수직 프로파일을 갖는 스페이서가 형성된다. 상기 공정에 의하면, 적어도 상기 게이트 전극(14)의 측벽에서 중간부 아래에 위치하는 스페이서(20)의 외측은 수직 프로파일을 갖게된다. 그러나, 본 실시예에 의하면, 등방성 식각 공정을 통해 상기 스페이서(20)를 형성하기는 다소 어렵다. 이는, 등방성 식각 공정 시에는 상기 증착 상태의 실리콘 질화막(16)과 상기 실리콘과 질소의 결합이 끊어진 부위의 실리콘 질화막(17)의 식각 선택비가 거의 없기 때문이다.
이 후, 기판에 불순물을 주입하여 불순물 영역(22)을 형성함으로써, 도 1에 도시된 것과 같은 트랜지스터를 형성한다.
실시예 2
도 7은 본 발명의 실시예 2에 따른 CMOS 트랜지스터를 나타내는 단면도이다.
도 7을 참조하면, 반도체 물질로 이루어지는 기판(200)이 마련된다. 상기 기판(200)은 NMOS 트랜지스터가 형성된 제1 영역과 PMOS 트랜지스터가 형성된 제2 영역으로 구분된다.
상기 제1 영역의 기판(200) 상에는 게이트 절연막(206) 및 제1 게이트 전극(208a)이 구비된다. 또한, 상기 제2 영역의 기판(200) 상에는 게이트 절연막(206) 및 제2 게이트 전극(208b)이 구비된다. 상기 제1 및 제2 게이트 전극(208a, 208b)은 폴리실리콘으로 이루어진다.
상기 제1 및 제2 게이트 전극(208a, 208b) 양 측벽에는 오프셋 스페이서(210)가 구비된다. 상기 오프셋 스페이서(210)는 실리콘 산화물로 이루어질 수 있다.
상기 오프셋 스페이서(210) 표면 및 기판(200) 일부 표면 상에는 식각 저지막(220)이 구비된다. 상기 식각 저지막(220)은 실리콘 산화물로 이루어질 수 있다.
상기 제1 및 제2 게이트 전극(208a, 208b) 양 측벽 상에 위치하는 상기 식각 저지막(220) 표면에는 스페이서(226)가 구비된다. 상기 스페이서(226)는 상기 제1 및 제2 게이트 전극(208a, 208b)의 상부 측벽을 충분하게 덮는 형상을 갖는다. 또한, 상기 스페이서(226)는 상부 폭과 하부 폭이 거의 동일하다. 상기 스페이서(226)에서 적어도 중간부 아래의 외측벽은 상기 기판에 대해 수직한 프로파일을 갖는다.
상기 제1 게이트 전극(208a) 양 측의 기판(200) 표면 아래에는 N형 불순물이 도핑된 제1 소오스/드레인 확장 영역(214)이 구비된다. 또한, 상기 스페이서 양 측의 기판 표면 아래에는 상기 제1 소오스/드레인 확장 영역(214)에 도핑된 불순물보다 높은 농도의 N형 불순물이 도핑된 제1 소오스/드레인 영역들(228)이 구비된다.
또한, 상기 제2 게이트 전극(208a) 양 측의 기판(200) 표면 아래에는 P형 불순물이 도핑된 제2 소오스/드레인 확장 영역(218)이 구비된다. 또한, 상기 스페이서 양 측의 기판 표면 아래에는 상기 제2 소오스/드레인 확장 영역에 도핑된 불순물보다 높은 농도의 P형 불순물이 도핑된 제2 소오스/드레인 영역들(230)이 구비된다.
상기 제1 및 제2 게이트 전극(208a, 208b)의 상부면에는 금속 실리사이드 패턴이 구비된다. 또한, 상기 제1 및 제2 소오스/드레인 영역들(228, 230) 상부면에 는 금속 실리사이드 패턴(232)이 구비된다. 상기 금속 실리사이드 패턴(232)은 코발트 실리사이드 또는 니켈 실리사이드로 이루어질 수 있다.
도 8 내지 도 14는 도 7에 도시된 CMOS 트랜지스터를 포함하는 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 8을 참조하면, 반도체 물질로 이루어지는 기판(200)을 마련한다. 본 실시예에서는 상기 기판(200)으로써 단결정 실리콘 기판이 마련된다. 상기 기판(200)은 NMOS트랜지스터가 형성되는 제1 영역과 PMOS 트랜지스터가 형성되는 제2 영역으로 구분된다.
상기 기판(200)에 셸로우 트렌치 소자 분리 공정을 수행하여 소자 분리막 패턴(202)을 형성함으로써 액티브 영역 및 필드 영역을 정의한다.
다음에, NMOS 및 PMOS 트랜지스터 각각의 채널 영역(203)을 형성하기 위하여, 상기 제1 영역의 기판에 P형 불순물을 도핑하고, 상기 제2 영역의 기판에 N형 불순물을 도핑한다.
구체적으로, 상기 제1 영역의 기판(200)을 선택적으로 노출하는 제1 이온 주입 마스크 패턴(도시안됨)을 형성한 후, 상기 제1 영역의 기판에 P형 불순물을 이온 주입한다. 이 후, 상기 제1 이온 주입 마스크 패턴을 제거한다. 또한, 상기 제2 영역의 기판(200)을 선택적으로 노출하는 제2 이온 주입 마스크 패턴(도시안됨)을 형성한 후, 상기 제2 영역의 기판에 N형 불순물을 이온 주입한다. 이 후, 상기 제2 이온 주입 마스크 패턴을 제거한다. 상기 제1 및 제2 이온 주입 마스크 패턴으로는 포토레지스트 패턴을 사용할 수 있다. 상기 P형 불순물의 예로는 붕소, BF2 등을 들 수 있고, 상기 N형 불순물의 예로는 비소, 인 등을 들 수 있다.
계속해서, 상기 기판(200) 상에 게이트 절연막(206)을 형성한다. 상기 게이트 절연막(206)은 상기 실리콘 기판(200)의 표면을 열산화시켜 형성된 실리콘 산화물로 이루어지질 수 있다. 또는, 상기 게이트 절연막(206)은 고유전 물질을 증착시켜 형성하거나, 질화물이 첨가된 실리콘 산화물로 형성할 수도 있다.
상기 게이트 절연막(206) 상에 폴리실리콘막(도시안됨)을 형성한다.
이 후, 상기 폴리실리콘막을 사진 식각 공정을 통해 패터닝함으로써 상기 제1 및 제2 영역에 각각 제1 및 제2 게이트 전극(208a, 208b)을 형성한다.
도 9를 참조하면, 상기 제1 및 제2 게이트 전극들(208) 및 게이트 절연막(206)의 상부 표면에 절연막(도시안됨)을 형성한다. 상기 절연막은 실리콘 산화물을 화학기상 증착법에 의해 증착시켜 형성할 수 있다. 상기 절연막 및 게이트 절연막을 이방성으로 식각함으로써 상기 제1 및 제2 게이트 전극(208)의 측벽에 오프셋 스페이서(210)를 형성한다. 상기 오프셋 스페이서(210)는 불순물 확장 영역을 형성할 때 상기 불순물이 상기 제1 및 제2 게이트 전극들(208a, 208b) 저면 아래로 과도하게 확장되는 것을 방지하기 위하여 제공된다.
이 후, 노출되어 있는 기판(200) 및 게이트 전극들(208)에 대하여 전처리 비정질화 이온 주입공정을 수행한다. 구체적으로, 상기 기판(200) 및 게이트 전극들 표면 아래로 게르마늄, 제논, 탄소 및 불소 중에서 선택된 적어도 하나의 불순물을 이온 주입한다. 상기 이온 주입 공정을 수행하면, 상기 노출된 기판(200) 및 게이트 전극들(208) 표면이 비정질화된다. 이로인해, 후속으로 소오스/드레인 영역을 형성하기 위한 불순물 주입 공정을 수행하였을 때 주입된 불순물이 측방으로 과도하게 확산되는 채널링 효과(channeling effect)를 방지할 수 있다.
다음에, 상기 기판(200) 상에 상기 제1 영역의 기판(200) 표면을 선택적으로 노출하는 제3 이온 주입 마스크 패턴(도시안됨)을 형성한다. 상기 제3 이온 주입 마스크 패턴을 이온 주입 마스크로 사용하여 상기 제1 영역의 기판(200)에 N형 불순물을 주입한다. 이와 같이, 상기 제1 영역에 N형 불순물을 주입하면, 상기 제1 게이트 전극(208a)의 양 측으로 노출된 기판(200) 표면 아래에는 제1 소오스/드레인 확장 영역(214)이 형성된다.
또한, 상기 기판(200) 상에 상기 제2 영역의 기판 표면을 선택적으로 노출하는 제4 이온 주입 마스크 패턴(도시안됨)을 형성한다. 상기 제4 이온 주입 마스크 패턴을 이온 주입 마스크로 사용하여 상기 제2 영역의 기판에 P형 불순물을 주입한다. 이와 같이, 상기 제2 영역에 P형 불순물을 주입하면, 상기 제2 게이트 전극(208b)의 양 측으로 노출된 기판(200) 표면 아래에는 제2 소오스/드레인 확장 영역(218)이 형성된다. 그리고, 상기 제2 게이트 전극(208b)에도 P형 불순물이 주입됨으로써 상기 제2 게이트 전극(208b)의 일함수가 조절되고, 저항이 감소된다. 본 실시예에서는 상기 P형 불순물로써 BF2를 사용한다.
상기 공정들을 수행하고 난 후, 상기 기판(200) 표면, 오프셋 스페이서(210) 의 표면, 제1 및 제2 게이트 전극(208a, 208b)의 상부면을 따라 식각 저지막(220)을 형성한다. 상기 식각 저지막(220)은 후속 식각 공정 시의 저지막으로써 사용되므로, 상기 스페이서를 이루는 물질과 높은 식각 선택비를 갖는 물질로 형성되어야 한다. 본 실시예에서는, 상기 스페이서가 실리콘 질화물로 형성되므로, 상기 식각 저지막(220)은 실리콘 산화물로 형성될 수 있다.
도 10을 참조하면, 상기 식각 저지막(220) 상에 스페이서로 형성되기 위한 실리콘 질화막(222)을 증착한다. 상기 실리콘 질화막(222)은 PE-CVD 공정을 통해 형성할 수 있다. 상기 식각 저지막(220) 상에 형성되는 실리콘 질화막(222)은 균일한 두께를 가지면서 형성된다. 상기 실리콘 질화막(222)은 200 내지 500Å의 두께로 형성할 수 있다. 그러나, 상기 실리콘 질화막(222)의 두께는 반도체 소자의 특성에 따라 달라질 수 있다.
도 11을 참조하면, 상기 실리콘 질화막(222)에 산소를 이온 주입하여 상기 실리콘 질화막(222)의 상부면 일부 영역을 실리콘 산 질화물(224)로 변환시킨다. 상기 이온 주입 깊이는 상기 실리콘 질화막(222)의 두께와 동일하거나 상기 실리콘 질화막(222)의 두께보다 얕게 되도록 한다. 상기 산소 이온 주입 공정을 수행하면, 상기 게이트 전극들(208a, 208b)의 측벽에는 증착 시의 실리콘 질화막(222)이 그대로 남아있게 되고, 상기 게이트 전극들(208a, 208b)의 상부면 및 상기 게이트 절연막(206) 상에 형성된 실리콘 질화막(222)은 실리콘 산 질화물(224, SiON)로 변환된다. 상기와 같이, 서로 다른 성질을 갖는 질화물이 형성되도록 하기 위해서는 이온 주입되는 산소의 농도가 매우 높아야 한다. 구체적으로, 상기 산소 이온은 1E15 내 지 5E16/㎠ 의 도즈량으로 주입되어야 한다.
이와는 다른 실시예로, 상기 이온 주입 공정 시에 탄소 이온, 불소 이온 등이 주입될 수 있다. 상기 이온 주입 공정 시에는 상기 열거된 이온들 중 어느 하나를 선택하여 주입하는 것이 바람직하지만, 상기 이온들을 조합하여 주입할 수도 있다. 상기와 같이 탄소 이온 또는 불소 이온을 주입하는 경우에도, 이온 주입 농도는 매우 높아야 한다. 그러므로, 상기 탄소 이온 또는 불소 이온은 1E15 내지 5E16/㎠ 의 도즈량으로 주입되어야 한다.
도 12를 참조하면, 상기 이온 주입 공정에 의해 변환된 실리콘 산 질화물(224)을 식각함으로써 상기 게이트 전극들(208a, 208b) 측벽에 스페이서(226)를 형성한다. 상기 식각 공정은 상기 식각 저지막의 상부면이 노출될 때까지 수행되어야 한다. 상기 스페이서(226)를 형성하기 위한 식각 공정은 이방성 식각 공정 또는 등방성 식각 공정으로 수행될 수 있다.
상기 공정에 의하면, 도시된 것과 같이, 적어도 상기 게이트 전극들(208a, 208b)의 측벽에서 중간부 아래에 위치하는 스페이서(226)의 외측벽은 수직 프로파일을 갖게된다. 또한, 상기 스페이서(226)의 상, 하부의 폭이 거의 동일하게 형성된다.
도 13을 참조하면, 상기 제1 영역의 기판(200) 표면을 선택적으로 노출하는 제5 이온 주입 마스크 패턴(도시안됨)을 형성한다. 상기 제5 이온 주입 마스크 패턴은 포토레지스트 패턴으로 이루어질 수 있다.
상기 제5 이온 주입 마스크 패턴을 이온 주입 마스크로 사용하여 상기 제1 영역의 기판(200)에 N형 불순물을 주입한다. 이와 같이, 상기 제1 영역에 N형 불순물을 주입하면, 상기 제1 게이트 전극(208a)의 양 측으로 노출된 기판(200) 표면 아래에는 제1 소오스/드레인 영역(228)이 형성된다. 그리고, 상기 제1 게이트 전극(208a)에도 N형 불순물이 주입됨으로써 상기 제1 게이트 전극(208a)의 일함수가 조절되고, 저항이 감소된다.
다음에, 상기 기판(200) 상에 상기 제2 영역의 기판 표면을 선택적으로 노출하는 제6 이온 주입 마스크 패턴(도시안됨)을 형성한다. 상기 제6 이온 주입 마스크 패턴을 이온 주입 마스크로 사용하여 상기 제2 영역의 기판에 P형 불순물을 주입한다. 이와 같이, 상기 제2 영역에 P형 불순물을 주입하면, 상기 제2 게이트 전극(208b)의 양 측으로 노출된 기판(200) 표면 아래에는 제2 소오스/드레인 영역(230)이 형성된다. 그리고, 상기 제2 게이트 전극(208b)에도 P형 불순물이 주입됨으로써 상기 제2 게이트 전극(208b)의 일함수가 조절되고, 저항이 감소된다.
노출되어 있는 상기 식각 저지막(220)을 제거한다. 상기 식각 저지막(220)은 케미컬 드라이 에치 또는 습식 식각 공정을 통해 제거될 수 있다. 상기 제1 및 제2 소오스/드레인 영역(230)을 형성하기 이 전에 상기 식각 저지막(220)을 제거하는 공정이 수행될 수도 있다.
도 14를 참조하면, 상기 기판(200), 스페이서(226)및 게이트 전극들(208a, 208b) 상부면을 따라 금속막(도시안됨)을 형성한다. 상기 금속막은 실리콘과의 반응에 의해 금속 실리사이드 패턴으로 형성되기 위한 막이다. 때문에, 상기 금속막은 실리콘과 반응에 의해 실리시데이션될 수 있는 코발트, 니켈, 티타늄 등을 사용 하여 형성할 수 있다. 이들 금속막은 단독으로 사용될 수도 있고, 2 이상이 적층될 수도 있다.
상기 금속막을 열처리함으로써, 상기 기판(200)과 금속 및 상기 게이트 전극들(208a, 208b) 상부면과 금속을 반응시켜 금속 실리사이드 패턴(232)을 형성한다. 상기 금속 실리사이드 패턴(232)은 상기 제1 및 제2 소오스 드레인 영역(228, 230)과 상기 제1 및 제2 게이트 전극(208a, 208b)의 상부면에 형성된다.
상기 열처리는 급속 열처리 또는 퍼니스를 이용한 열처리를 포함한다.
상기 금속 실리사이드 패턴(232)을 형성하기 위한 열처리는 서로 다른 온도로 2회 이상 수행될 수 있다. 또한, 상기 금속막 상에 캡핑막을 형성할 수도 있다. 일 예로, 상기 금속막으로써 코발트막을 사용하는 경우, 1차 열처리를 수행하여 실리콘과 반응시킴으로써, Co2Si, CoSi 상을 갖는 물질을 형성한다. 이 후, 상기 반응에 의해 생성된 막 상에 티타늄/티타늄 질화막으로 이루어진 캡핑막(도시안됨)을 형성한다. 다음에, 상기 1차 열처리 보다 높은 온도의 2차 열처리를 수행함으로써 CoSi2 형태의 금속 실리사이드 패턴을 형성한다.
상기 금속 실리사이드 패턴(232)을 형성한 후, 미 반응한 금속막을 제거한다. 상기 제거는 등방성 식각 공정을 통해 수행된다.
본 실시예에의 방법에 의하면, 상기 스페이서(226)는 상기 게이트 전극들(208a, 208b) 측벽 부분을 충분히 덮고 있다. 또한, 상기 스페이서(226)는 상, 하부 폭이 거의 동일하다. 때문에, 상기 금속 실리사이드 패턴(232)을 형성하는 공정에서, 상기 금속막은 상기 게이트 전극들(208a, 208b)의 측벽 부분에는 접촉되지 않고 상기 게이트 전극들(208a, 208b)의 상부면에만 접촉하게 된다. 때문에, 상기 금속막과 상기 게이트 전극들(208a, 208b)과의 반응은 상기 게이트 전극들(208a, 208b) 상부면에 한정된다. 그러므로, 금속 실리사이드 패턴(232)을 형성하는 공정에서 상기 금속 실리사이드가 과도하게 성장함으로써 트랜지스터의 문턱 전압 특성이 바뀌는 등의 문제가 거의 발생되지 않는다. 이로인해, 반도체 소자의 특성 산포가 감소하게 되며, 반도체 소자의 수율이 높아지게 된다.
반면에, 본 실시예와는 달리, 상기 스페이서(226)가 상기 게이트 전극들(208a, 208b) 측벽을 충분히 덮지 못하거나 또는 상기 스페이서(226) 상부 폭이 상대적으로 얇을 경우에는 상기 금속 실리사이드 패턴(232)을 형성하는 공정 시에 불량이 빈번히 발생될 수 있다. 특히, 상기 스페이서(226)는 계속되는 세정 공정에 의해 어택을 받기 쉬우므로, 통상적인 식각 공정을 통해 형성하는 경우에는 양호한 프로파일을 갖기가 어렵다.
구체적으로, 상기 스페이서(226)가 상기 게이트 전극들(208a, 208b) 상부 측벽을 덮지 못해서 상기 게이트 전극들(208a, 208b) 상부 측벽이 노출되어 있는 경우에는, 상기 금속막이 상기 게이트 전극들(208a, 208b)의 상부면 뿐 아니라 상기 게이트 전극들(208a, 208b) 상부 측벽에도 접촉되면서 형성된다. 따라서, 실리시데이션 반응 공정을 수행하면, 상기 게이트 전극들(208a, 208b) 상부면 뿐 아니라 상기 게이트 전극들(208a, 208b) 상부 측벽에서도 금속과 실리콘의 반응이 일어나게 된다. 때문에, 상기 금속 실리사이드 패턴(232)은 상기 스페이서(226) 상부면까지 과도하게 형성된다. 뿐만 아니라, 상기 금속 실리사이드 패턴(232)은 상기 게이트 전극(208a, 208b) 아래 부분에도 과도하게 형성된다. 이 경우, 상기 금속 실리사이드 패턴(232)은 원하는 형상을 갖지 못하게 되고, 이로인해 트랜지스터의 문턱 전압 특성이 바뀌는 등의 문제가 발생하게 된다. 또한, 기판(200) 상에 형성된 다수의 게이트 전극 상에 균일한 형상의 금속 실리사이드 패턴(232)이 형성되지 않게 됨으로써, 반도체 소자의 특성 산포가 증가하게 된다.
그러나, 본 실시예에 따르면, 게이트 전극들 측벽 부분을 충분히 덮으면서, 상, 하부 폭이 거의 동일한 스페이서를 형성할 수 있다. 때문에, 상기 스페이서 형상에 기인하는 불량들을 감소시킬 수 있다.
도 15는 도 7에 도시된 CMOS 트랜지스터를 포함하는 반도체 소자를 제조하기 위한 다른 방법을 설명하기 위한 단면도들이다.
먼저, 도 8 내지 도 10을 참조로 설명한 것과 같이 기판(200) 상에 게이트 절연막(206)과 제1 및 제2 게이트 전극(208a, 208b)을 형성한다. 상기 제1 및 제2 게이트 전극(208a, 208b) 측벽에 오프셋 스페이서(210)를 형성한 후, 기판에 제1 및 제2 소오스/드레인 확장 영역(214, 218)을 형성한다. 또한, 상기 기판(200), 오프셋 스페이서(210), 제1 및 제2 게이트 전극(208a, 208b) 표면 상에 식각 저지막(220)을 형성한다. 이 후, 상기 식각 저지막(220) 상에 실리콘 질화막(222)을 형성한다.
다음에, 도 15를 참조하면, 상기 실리콘 질화막(222)의 상부면에 이온을 주입시켜 상기 실리콘 질화막(222)의 상부면 일부 영역에서 상기 실리콘과 질소의 결 합을 끊는다. 상기 실리콘과 질소의 결합을 파괴하기 위하여 주입되는 이온의 예로는 게르마늄, 실리콘, 제논, 아르곤 등을 들 수 있다. 상기 이온은 단독으로 사용될 수도 있고, 2 이상을 혼합하여 사용할 수도 있다. 상기 이온 주입 공정을 수행하면, 상기 게이트 전극들(208a, 208b)의 측벽에는 증착 시의 실리콘 질화막(222)이 그대로 남아있게 되고, 상기 게이트 전극들(208a, 208b)의 상부면 및 상기 게이트 절연막(206) 상에 형성된 실리콘 질화막(223)은 실리콘과 질소의 결합이 끊어진 상태가 된다. 상기와 같이, 서로 이온 주입에 의해 실리콘과 질소의 결합을 끊기 위하여, 상기 이온은 1E14 내지 5E15/㎠ 의 도즈량으로 주입되어야 한다.
이 후, 도 12에 도시된 것과 같이, 상기 실리콘 질화막(222)을 이방성 식각함으로써 상기 게이트 전극들(208a, 208b)의 측벽에 스페이서(226)를 형성한다. 상기 이방성 식각 공정을 수행하면, 상기 실리콘과 질소의 결합이 끊어진 부위의 실리콘 질화막(223)이 상대적으로 빠르게 식각이 이루어진다.
또한, 상기 실리콘과 질소의 결합이 끊어진 부위의 실리콘 질화막(223)을 식각함에 따라, 상기 스페이서(226) 상부를 과도하게 식각하지 않아도 된다. 이로인해, 도시된 것과 같이 상기 게이트 전극들(208a, 208b) 측벽을 덮으면서, 상, 하부 폭이 거의 동일하고, 외측벽 부위가 수직 프로파일을 갖는 스페이서(226)가 형성된다.
다음에, 도 13 및 도 14를 참조로 설명한 것과 같이 상기 게이트 전극들(208a, 208b) 양 측의 기판(200)에 제1 및 제2 소오스/드레인 영역(228, 230)을 형성한다. 또한, 상기 게이트 전극들(208a, 208b), 제1 및 제2 소오스/드레인 영 역(228, 230) 표면 상부면에 금속 실리사이드 패턴(232)을 형성한다.
상기 설명한 것과 같이, 본 발명의 방법에 의하면 외측벽이 수직 프로파일을 갖고, 상, 하부폭이 거의 동일한 스페이서를 형성할 수 있다. 이로인해, 기판 전 영역에서 균일한 특성 산포를 갖는 MOS 트랜지스터를 제조할 수 있다. 본 발명의 방법은 MOS 트랜지스터를 포함하는 다양한 반도체 소자에 적용할 수 있으며, 특히, 균일한 특성 산포를 요구하는 메모리 소자에 적용할 수 있다.
도 1은 본 발명의 실시예 1에 따른 MOS 트랜지스터를 나타내는 단면도이다.
도 2 내지 도 5는 도 1에 도시된 MOS 트랜지스터의 제조 방법을 설명하기 위한 단면도들이다.
도 6은 도 1에 도시된 MOS 트랜지스터의 제조하는 다른 방법을 설명하기 위한 단면도이다.
도 7은 본 발명의 실시예 2에 따른 CMOS 트랜지스터를 나타내는 단면도이다.
도 8 내지 도 14는 도 7에 도시된 CMOS 트랜지스터를 포함하는 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 15는 도 7에 도시된 CMOS 트랜지스터를 포함하는 반도체 소자를 제조하기 위한 다른 방법을 설명하기 위한 단면도들이다.

Claims (10)

  1. 기판 상에 게이트 절연막 및 게이트 전극을 형성하는 단계;
    상기 게이트 전극 및 기판 상에 스페이서용 실리콘 질화막을 증착하는 단계;
    상기 실리콘 질화막에 이온 주입 공정을 수행하여, 상기 실리콘 질화막 상부면 일부분을 상기 주입된 이온을 포함하는 실리콘 질화막으로 변환하는 단계;
    상기 이온이 주입된 실리콘 질화막 부분을 식각하여 상기 게이트 전극 측벽에 스페이서를 형성하는 단계; 및
    상기 게이트 전극 양 측의 기판 표면 아래에 불순물 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제1항에 있어서, 상기 주입되는 이온은 산소, 탄소 및 불소로 이루어진 군에서 선택된 적어도 어느 하나인 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제2항에 있어서, 상기 이온 주입 공정을 통해 이온이 주입된 실리콘 질화막은 최초 증착 시의 실리콘 질화막과는 다른 물질로 변환되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제2항에 있어서, 상기 스페이서를 형성하기 위한 식각 공정은 이방성 식각 공정 또는 등방성 식각 공정을 통해 수행되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제1항에 있어서, 상기 주입되는 이온은 게르마늄, 실리콘, 제논 및 아르곤으로 이루어진 군에서 선택된 적어도 어느 하나인 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제5항에 있어서, 상기 이온 주입 공정을 통해, 상기 이온이 주입된 부분의 실리콘 질화막의 원자 결합 상태가 일부 끊어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제1항에 있어서, 상기 이온이 주입된 실리콘 질화막 부분과 증착 상태의 실리콘 산화막은 서로 다른 식각 선택비를 갖는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제1항에 있어서, 상기 스페이서의 중간부 아래에 위치하는 외측벽은 상기 기판에 대해 수직하게 되도록 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제1항에 있어서, 상기 게이트 전극 상부 및 불순물 영역의 상부에 금속 실리사이드 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제 조 방법.
  10. 기판 상에 적층된 게이트 절연막 및 게이트 전극;
    상기 게이트 전극 측벽과 접하도록 구비되고, 중간부 아래에 위치하는 외측벽은 상기 기판에 대해 수직한 형상을 갖는 스페이서; 및
    상기 게이트 전극 양 측의 기판 표면 아래에 구비되는 불순물 영역을 포함하는 것을 특징으로 하는 반도체 소자.
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