NL8301262A - Werkwijze voor het vervaardigen van een halfgeleiderinrichting, waarbij met behulp van ionenimplantatie patronen worden aangebracht in een laag siliciumnitride. - Google Patents

Werkwijze voor het vervaardigen van een halfgeleiderinrichting, waarbij met behulp van ionenimplantatie patronen worden aangebracht in een laag siliciumnitride. Download PDF

Info

Publication number
NL8301262A
NL8301262A NL8301262A NL8301262A NL8301262A NL 8301262 A NL8301262 A NL 8301262A NL 8301262 A NL8301262 A NL 8301262A NL 8301262 A NL8301262 A NL 8301262A NL 8301262 A NL8301262 A NL 8301262A
Authority
NL
Netherlands
Prior art keywords
layer
silicon nitride
ions
elevation
implanted
Prior art date
Application number
NL8301262A
Other languages
English (en)
Original Assignee
Philips Nv
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Philips Nv filed Critical Philips Nv
Priority to NL8301262A priority Critical patent/NL8301262A/nl
Priority to US06/595,092 priority patent/US4514251A/en
Priority to DE8484200471T priority patent/DE3466133D1/de
Priority to EP84200471A priority patent/EP0122662B1/en
Priority to JP59071024A priority patent/JPS59198723A/ja
Publication of NL8301262A publication Critical patent/NL8301262A/nl

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/3115Doping the insulating layers
    • H01L21/31155Doping the insulating layers by ion implantation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31105Etching inorganic layers
    • H01L21/31111Etching inorganic layers by chemical means
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31105Etching inorganic layers
    • H01L21/31111Etching inorganic layers by chemical means
    • H01L21/31116Etching inorganic layers by chemical means by dry-etching

Description

» η
V
ί\ /ϊ ' ΤΗΝ 10.638 1 N.V. Philips Gloeilampenfabrieken te Eindhoven
Werkwijze voor het vervaardigen van een half geleider inrichting, waarbij met behulp van ionen implantatie patronen worden aangebracht in een laag siliciumnitride.
De uitvinding heeft betrekking qp een werkwijze voor het vervaardigen van een halfgeleiderinrichting, waarbij in een laag sili-ciumnitride over een deel van zijn oppervlak, ionen worden geïmplanteerd waarna de laag wordt onderworpen aan een etsbehandeling.
5 Een dergelijke werkwijze is in het bijzonder geschikt cm op een zelf registrerende wijze, zonder daarbij extra masker ingen van bijvoorbeeld fotolak te gebruiken, op gewenste plaatsen patronen in de laag siliciumnitride aan te brengen. Deze patronen kunnen, zoals gebruikelijk in de siliciumtechnologie, worden toegepast als etsmasker 10 bij het etsen van silicium of siliciumoxide, dan wel als oxidatie-raasker bij het plaatselijk oxideren van silicium.
Uit de Japanse octrooiaanvrage Kokai No. 53-45974 is een werkwijze van de In de aanhef genoemde soort bekend, waarbij plaatselijk in de laag siliciumnitride boor-ianen worden geïmplanteerd en 15 waarbij de etsbehandeling wordt uitgevoerd in een oplossing van fluar-waterstof. De delen van de laag siliciumnitride waarin de ionen zijn geïmplanteerd zijn gemakkelijker oplosbaar dan de delen waarin geen ionen zijn geïmplanteerd. Tijdens de etsbehandeling kunnen de delen van de laag siliciumnitride waarin ionen zijn geïmplanteerd worden 20 verwijderd, terwijl delen van de laag siliciumnitride waarin dit niet het geval is achterblijven. In de laag siliciumnitride wprdt aldus een positief beeld van een patroonmatige ionenbestraling gevormd.
Een bezwaar van de bekende beschreven werkwijze is, dat in de laag siliciumnitride slechts positieve beelden van een patroonmatige 25 ionenbestraling kunnen worden gevormd, terwijl voor een groot aantal toepassingen juist een negatief beeld gewenst is. Dit betekent, dat het vaak gewenst zou zijn dat delen van de laag siliciumnitride waarin ionen zijn geïmplanteerd juist slechter etsbaar zijn dan delen van de laag waarin dit niet het geval is.
30 Uit proeven is gebleken dat het boven beschreven positieve gedrag van de laag siliciumnitride op een beeldvormende ionenbestraling geldt voor alle voor siliciumnitride gebruikelijke etsmiddelen en ook niet afhangt van het soort ionen dat wordt gebruikt bij de implantatie.
8301262 • t’ * ’ PHN 10.638 2
Met de uitvinding wordt onder meer beoogd een werkwijze te verschaffen waarbij delen van de laag siliciumnitride waarin ionen zijn geïmplanteerd slechter etsbaar zijn dan delen van de laag waarin dat niet het geval is. Daartoe heeft een werkwijze van de in de aanhef genoemde 5 soort volgens de uitvinding als kenmerk, dat de laag siliciumnitride na de implantatie maar voor de etsbehandeling wordt onderworpen aan een warmtebehandeling waardoor het geïmplanteerde deel van de laag een grotere etsbestendigheid krijgt als het niet geïmplanteerde deel van de laag. Verrassenderwijs is gebleken dat door een warmtebehandeling 10 het in het voorgaande beschreven positieve gedrag van de laag siliciumnitride kan worden gewijzigd in een negatief.
Een voorkeursuitvoering van de werkwijze volgens de uitvinding heeft als kenmerk, dat de laag siliciumnitride ionen worden geïmplanteerd die worden gevormd uit een element uit de groep bevattende stikstof, 15 antimoon, boor, gallium, fosfor, arseen, argon, krypton en xenon. Met ionen gevormd uit deze groep van elementen kan de etsbestendigheid van de laag siliciumnitride zodanig beïnvloed worden dan niet met ionen bestraalde delen ervan met een in de praktijk voldoend grote selectiviteit ten opzichte van wel met ionen bestraalde delen van de laag kunnen 20 worden verwijderd. Bij voorkeur worden de ionen met een zodanige energie geïmplanteerd dat deze ten minste tot halverwege in de laag 12 siliciumnitride doordringen waarbij de bestralingsdoses tussen 10 1 8301262 2 en 10 ionen per cm wordt gekozen. Onder deze omstandigheden kan bereikt worden dat onbestraalde delen van de laag siliciumnitride 25 anderhalf maal zo snel geëtst kunnen worden als de wel bestraalde delen ervan. Een erg praktische warmtebehandeling wordt gedurende 10 a 120 minuten bij een temperatuur tussen 750 a 1100°C uitgevoerd. Bij een dergelijke warmtebehandeling kan een substraat waarop de laag siliciumnitride aanwezig is zonder schadelijke gevolgen worden mee verwarmd, 30 zodat een zeer plaatselijke verwarming van de laag siliciumnitride, met bijvoorbeeld laserstraling, niet nodig is. De genoemde etsselectivi-teit is groter naarmate het siliciumnitride in de laag minder waterstof bevat, aan welke eis goed voldaan kan worden door de laag siliciumnitride bij een temperatuur van 750 a 850°C bij een verlaagde druk af 35 te zetten uit een gasmengsel dat dichloorsilaan en ammoniak bevat.
De werkwijze volgens de uitvinding vergroot het aantal gevallen waarin een laag siliciumnitride kan worden toegepast als laag waarin, zonder * i .
- PHN 10.638 3 gébruik van een extra masker, een ets- of een oxidatiemasker kan worden gevormd aanzienlijk. Een en ander zal hieronder verder worden uiteengezet.
Een eerste belangrijke werkwijze daartoe heeft volgens de uitvinding als kenmerk, dat op de laag siliciurnnitride een stapvormige 5 verhoging met een rechte rand wordt aangebracht, welke rand tijdelijk wordt voorzien van een hulplaag en waarbij de ionenimplantatie wordt uitgevoerd met een ionenbundel die praktisch evenwijdig aan de rand wordt gericht. De ionen Implantatie kan worden uitgevoerd terwijl de hulplaag aanwezig is cp de rand, of terwijl dit juist niet het geval 10 is. Na de warmtebehandeling kan het deel van de siliciumnitridelaag (na verwijdering van de stapvormige verhoging) dat tijdens de ionenimplantatie was af geschermd worden verwijderd, waarbij het deel van de laag waarin ionen waren geïmplanteerd achterblijft. Aldus wordt in de laag siliciumnitride een patroon gevormd waarvan de positie nauw-15 keurig bepaald is ten opzichte van een bewerking die kan worden uitgevoerd met de stapvormige verhoging als maskering waarbij de hulplaag niet, respectievelijk wel aanwezig is cp de rand. Onderlinge afstanden worden mede bepaald door de dikte van de hulplaag.
Een tweede belangrijke werkwijze voor het maken van een ets-20 of oxidatiemasker waarbij geen extra masker nodig is, heeft volgens de uitvinding als kenmerk, dat de laag siliciumnitride over een stapvormige verhoging met een rechte rand wordt aangebracht, waarna de ionenimplantatie wordt uitgevoerd met een ionenbundel die praktisch evenwijdig aan die rand wordt gericht. Tijdens de implantatie wordt een deel van 25 de laag siliciumnitride dat aanwezig is nabij de rand van de stapvormige verhoging afgeschermd door het deel van dezelfde laag dat boven op de stapvormige verhoging ligt. Na de warmtebehandeling kan het aldus afgeschermde deel van de laag siliciumnitride worden verwijderd terwijl het deel waarin de ionenimplantatie plaatsvond achterblijft. Aldus 30 is in de laag siliciumnitride, zonder een extra masker ing te gebruiken, een patroon gevormd waarvan de positie nauwkeurig bepaald is ten opzichte van de stapvormige verhoging. Door de dikte van de siliciumnitridelaag wordt in dit geval mede bepaald hoe groot de afstand wordt tussen de rand en het zich dwars cp de rand uitstrékkend, resterend deel van 35 de laag siliciumnitride.
Een voorkeursuitvoering van de eerste werkwijze heeft verder als kenmerk, dat de stapvormige verhoging met de hulplaag wordt gebruikt als een maskering bij implantatie van ionen in een onder de laag 8301262 * * ' EEffiJ 10.638 4 siliciuinnitride gelegen substraat en zonder de hulplaag als een masker ing bij de implantatie van ionen in de laag siliciuinnitride. Op deze wijze is verzekerd dat in het substraat geïmplanteerde ionen onder de resterende laag siliciuinnitride zijn gelegen. In de laag siliciumnitri-5 de kan nu een gat worden geëtst dat een deel van het substraat blootlegt dat zich op afstand van het geïmplanteerde deel ervan bevindt.
Een andere voorkeursuitvoering van de eerste werkwijze heeft verder als kenmerk, dat de stapvormige verhoging met de hulplaag wordt gebruikt als een maskering voor de implantatie van ionen in de 10 laag siliciuinnitride en zonder de hulplaag als een maskering tijdens de etsbehandeling van de laag siliciumnitride. Op deze wijze kan in de laag siliciumnitride een spleet worden geëtst met een breedte die nagenoeg gelijk is aan de dikte van de hulplaag. Op deze wijze kunnen subrmicrondetails worden gerealiseerd.
15 Een voorkeursuitvoering van de tweede werkwijze heeft verder als kenmerk, dat het resterende deel van de laag siliciumnitride wordt gebruikt als een maskering tijdens een oxidatiebehandeling van de vrijge-legde rand van de stapvormige verhoging. Op deze wijze kan de rand van de stapvormige verhoging worden voorzien van een isolerende laag die 20 zeer goed aansluit qp een onder de stapvormige verhoging gelegen substraat. Dit kont andat er tussen de rand van de stapvormige verhoging en het zich dwars op de rand uitstrekkend, resterend deel van de laag siliciumnitride door de etsbehandeling enige afstand ontstaat.
Een andere voorkeursuitvoering van de tweede werkwijze 2g heeft verder als kenmerk, dat het resterende deel van de laag siliciumnitride in conbinatie met de vrijgelegde rand van de stapvormige verhoging wordt gebruikt als maskering voor een etsbehandeling van een onder de laag nitride aanwezige volgende laag. De afstand tussen de rand van de stapvormige verhoging en het zich dwars op de rand uitstrek-30 kende deel van de laag siliciumnitride wordt hier gebruikt om de breedte van een in de volgende laag te etsen groef te bepalen. Deze breedte zal nagenoeg even groot als de dikte van de laag siliciumnitride kunnen zijn zodat op deze wijze sub-microndetails kunnen worden gerealiseerd.
35 De uitvinding wordt in het navolgende bij wijze van voorbeeld, nader toegelicht aan de hand van een tekening. In de tekening tonen
Figuur 1 tot en met 3 schematisch en in dwarsdoorsnede opeenvolgende stadia van vervaardiging van een halfgeleiderinrichting gemaakt 8301262 * * HM 10.638 5 Λ met behulp van de werkwijze volgens de uitvinding,
Figuur 4 de verhouding van de etssnelheid van siliciuimitridelacien waarin geen respectievelijk wel ionen zijn geïmplanteerd als functie van de temperatuur van een na implantatie maar voor het etsen uitge-5 voerde warmtebehandeling.
Figuur 5 tot en met 10 schematisch in dwarsdoorsnede een halfgeleider inrichting in opeenvolgende stadia van vervaardiging volgens een voorkeursuitvoering van een eerste uitvoeringsvorm van de werkwijze volgens de uitvinding, 10 Figuur 11 tot en met 15 schematisch in dwarsdoorsnede een halfgelei- derinrichting in opeenvolgende stadia van vervaardiging volgens een variant van de werkwijze van figuur 5 tot en met 10.
Figuur 16 tot en met 21 schematisch in dwarsdoorsnede een halfgeleider inrichting in opeenvolgende stadia van vervaardiging volgens een 15 andere voorkeursuitvoering van de eerste uitvoeringsvorm van de werkwijze volgens de uitvinding,
Figuur 22 tot en met 27 schematisch in dwarsdoorsnede een halfgeleider inrichting in opeenvolgende stadia van vervaardiging volgens een voorkeursuitvoering van een tweede uitvoeringsvorm van de werkwijze 20 volgens de uitvinding,
Figuur 28 tot en met 29 schematisch in dwarsdoorsnede een halfgeleider inrichting in opeenvolgende stadia van vervaardiging volgens een variant van de werkwijze van figuur 22 tot en met 27,
Figuur 30 tot en met 35 schematisch in dwarsdoorsnede een half-25 geleider inrichting in opeenvolgende stadia van vervaardiging volgens een andere variant van de werkwijze van figuur 22 tot en met 27,
Figuur 36 tot en met 41 schematisch in dwarsdoorsnede een half gelei- · der inrichting in opeenvolgende stadia van vervaardiging volgens een andere voorkeursuitvoering van de tweede belangrijkste uitvoeringsvorm 30 van de werkwijze volgens de uitvinding,
Figuur 42 tot en met 47 schematisch in dwarsdoorsnede een half-geleiderinrichting in opeenvolgende stadia van vervaardiging volgens een verdere voorkeursuitvoering van de tweede belangrijke uitvoeringsvorm van de werkwijze volgens de uitvinding.
35 De figuren zijn zuiver schematisch en niet op schaal getekend.
Overeenkomstige delen zijn als regel met dezelfde verwijzingscijfers aangeduid.
De figuren 1 tot en met 3 tonen schematisch in dwarsdoorsnede 8301262 * PHN 10.638 6 » Η opeenvolgende stadia van vervaardiging van een halfgeleider inrichting genaakt met behulp van de werkwijze volgens de uitvinding. Uitgegaan wordt van een substraat 1 waarop een laag siliciumnitride 2 is aangebracht. In deze laag 2 worden over een, hier door een fotolakmasker 3 5 bepaald, deel 4 van zijn oppervlak ionen geïmplanteerd zoals schematisch met pijlen 5 is aangeduid. Volgens de uitvinding wordt de laag siliciumr nitride 2 vervolgens onderworpen aan een warmtebehandeling waardoor het geïmplanteerde deel 4 van de laag 2 een grotere etsbestendigheid krijgt als het niet-geïrrplanteerde deel 6 ervan. Daarna wordt de laag 2 1Q onderworpen aan een etsbehandeling. Omdat de met ionen bestraalde delen 3 van de laag siliciumnitride 2 slechter etsbaar zijn dan de niet met ionen bestraalde delen 3 ervan, kan van een patroonmatige ionenbestraling een negatief beeld worden gevormd zoals schematisch in figuur 3 is aangegeven. r^ 15 Figuur 4 toont de verhouding r2 van de etssnelheden van silicium- nitridelagen waarin geen respectievelijk wel ionen zijn geïmplanteerd als functie van de temperatuur van een na implantatie maar voor het etsen uitgevoerde. warmtebehandeling. Het blijkt dat zonder warmtebehandeling siliciumnitride waarin ionen zijn geïmplanteerd inderdaad, zoals ook in 20 de Japanse octrooipublicatie.vKokai 53-45974 vermeld is, sneller etst dan siliciumnitride waarin dit niet het geval is. Dit gedrag verandert niet door warmtebehandelingen bij temperaturen tot 750°C. Door warmtebehandelingen bij temperaturen boven 750°C wordt siliciumnitride waarin ionen zijn geïmplanteerd verrassenderwi j s slechter etsbaar dan silicium-nitride waarin dit niet het geval is. In dit voorbeeld werd silicium-
ZO
nitride op een substraat van silicium aangegroeid bij een temperatuur van 820°C bij een druk van 10 Pa uit een gasmengsel van dichloorsilaan en ammoniak. In het voorbeeld werden arseen ionen geïmplanteerd met 14 2 een energie van 200 KeV en snel een dosis van 10 ionen per cm . De laag werd geëtst in een waterige oplossing met circa 4 vol.% fluorwater- O u stof.
Soortgelijke resultaten werden bereikt als in een op dezelfde wijze aangegroeide laag siliciumnitride ionen werden geïmplanteerd die worden gevormd uit een element uitide groep bevattende stikstof, antimoon, boor, gallium, fosfor, argon, krypton en xenon. Bij voorkeur worden de ionen met een zodanige energie geïmplanteerd dat deze ten minste tot halverwege in de laag siliciumnitride doordringen hetgeen betekent dat energie van 25 a 250 KeV moeten worden toegepast. De doses hierbij dient 00 8301262 EHN 10.638 7 r » 12 15 2 10 a 10 ionen per on te zijn. Op deze wijze kan de verhouding van etssnelheden r^/r^ 1,5 zijn. Ms warmtebehandeling die gegeven moet
worden voor de etsbehandeling voldoet een verwarming tot 750° a 1100°C
gedurende 15 è. 120 minuten. Van belang is verder dat het siliciunnitride 5 zo weinig mogelijk waterstof bevat. De laag siliciumnitride bevat minder dan 5 vol.% waterstof als deze bij een temperatuur van 750 a 850°C bij een verlaagde druk wordt afgezet uit een gasmengsel dat di- chloorsilaan en ammoniak bevat. Een laag siliciumnitride die met een plasmadepositietechniek was af gezet en die circa 25 vol.% waterstof 10 bevatte, vertoonde het bovenbeschreven etsgedrag niet. Hier was het deel 15 2 dat met argon-ionen met een dosis van circa 10 ionen/cm was beschoten, zonder extra behandeling van de laag, slechter etsbaar dan het deel waarin dat niet het geval was. Deze laag was echter niet geschikt als maskering tijdens thermische oxidatie van het onderliggende silicium-15 substraat.
De verhouding r^/r^ van de etssnelhaden waarmede niet respectievelijk wel geïmplanteerde lagen siliciumnitride na de warmtebehandeling volgens de uitvinding hangt af van het gebruikte etsmiddel. In een waterige oplossing met 50 vol.% fluorwaterstof bedraagt r^/t^ maximaal 1,5 in een 2o waterige oplossing met 0,3 a 0,5 vol.% fluorwaterstof 1,35.Na een warmtebehandeling bij 1000°C bedroeg r^ 5,5 nm/min en r2 4 nm./min, in een waterige oplossing met 85 vol.% fosforzuur 1,1. In een plasma opgewekt in een gasmengsel van tetrafluorkoolstof (CF^) en enkele volume-procenten zuurstof bedraagt r^/r^ maximaal 1,3.
25 Door de werkwijze volgens de uitvinding is de toepasbaarheid van lagen siliciunnitride zoals uit het volgende zal blijken vergroot.
De figuren 5 tot en met 10 tonen schematisch in dwarsdoorsnede opeenvolgende stadia van vervaardiging van een halfgeleiderinrichting bij toepassing van een eerste belangrijke uitvoeringsvorm van de werk-30 wijze volgens de uitvinding. In dit voorbeeld wordt de uitvinding toegepast cm een oppervlaktegebied 31 van een half gele ider1ichaam 21 zijdelings te isoleren met behulp van oxydegebieden 32 waaronder gedoteerde halfgeleiderzones 29 aanwezig zijn (figuur 10).
Uitgegaan wordt van een substraat 1 dat een halfgeleiderlichaam 35 21 van silicium met een circa 500 nm dikke toplaag 22 van siliciumoxide bevat. De toplaag 22 wordt voorzien van een circa 30 nm dikke laag siliciumnitride 2 waarop vervolgens met behulp van een gebruikelijk fotolakmasker en een gebruikelijke anisotrope etsbehandeling een stap- 8301262 * PHN 10.638 8 * t: '•f' vormige verhoging 23, hier van polykristallijn silicium met een hoogte van circa 1000 nm, wordt aangebracht. Deze stapvormige verhoging 23 vertoont rechte randen 24 die tijdelijk worden voorzien van een hulplaag 25. De ionenimplantatie wordt zoals verderop wordt uiteengezet uitge-5 voerd met een bundel ionen die praktisch evenwijdig aan de randen 24 is gericht. De ionenimplantatie kan worden uitgevoerd terwijl de hulplaag 25 aanwezig is op de randen 24, of terwijl dit niet het geval is. Na de warmtebehandeling kan het deel 6 van de siliciumoitridelaag 2 dat tijdens de ionenimplantatie was af geschermd worden verwijderd, terwijl het 10 deel 4 van de laag 2 waarin ionen waren geïmplanteerd achterblijft.
Aldus wordt in de laag 2 een patroon gevormd waarvan de positie nauwkeurig bepaald is ten opzichte van een andere bewerking die wordt uitgevoerd terwijl de hulplaag 25 niet respectievelijk wel aanwezig is op de rand 24.
In het in de figuren 5 tot en met 10 getoonde uitvoeringsvoor-15 beeld wordt de stapvormige verhoging 23 voorzien van de hulplaag 25 gebruikt als een maskering bij een schematisch met pijlen 26 aangeduide ionenimplantatie met een praktisch evenwijdig aan de randei24 gerichte ionenhundel van bijvoorbeeld boor-ionen 27 in het onder de laag silicium-nitride 2 gelegen halfgeleiderlichaam 21. Na verwijdering van de hulp-20 laag 25 met behulp van een gebruikelijke etsbehandeling, waarbij de laag siliciumnitride 2 dient als beschermlaag voor de laag silicium-oxide 22, worden met behulp van een door pijlen 28 aangeduide ionenhundel, die praktisch evenwijdig aan de randen 24 is gericht ionen geïmplanteerd in de laag siliciumnitride 2. Na de warmtebehandeling vol-25 gens de uitvinding zijn de delen 4 van de laag siliciumnitride 2 waarin de ionen zijn geïmplanteerd slechter etsbaar dan de delen 6 van de laag 2 waarin dit niet het geval is, en zijn tegelijkertijd door diffusie van de ionen 27 half geleider zones 29 gevormd. In de laag siliciumnitride 2 kan nu een opening 30 worden geëtst met een waterige oplossing van 30 fluorwaterstof waarvan de positie nauwkeurig is bepaald ten opzichte van de halfgeleiderzones 29. Onderlinge afstanden worden mede bepaald door de dikte van de hulplaag 25.
De delen 4 van de laag siliciumnitride 2 worden tenslotte gebruikt cm het onder de opening 30 gelegen deel van de laag siliciumoxyde 22 35 te verwijderen met bijvoorbeeld een oplossing van fluorwaterstof (de etsbewerking voor het maken van opening 30 en laag 22 gaat in één stap). Omdat de laag siliciumnitride vooral daar waar deze onderetst is, eveneens in een dergelijk etsmiddel oplost, ontstaat een profiel in de laag sili- 8301262 » * 4 PHN 10.638 9 ciumnitride vooral daar waar deze onderetst is, eveneens in een dergelijk etsraiddel oplost, ontstaat een profiel in de laag siliciumoxide 22 zoals dat is geschetst in de figursi9 en 10. Het aldus blootgelegde deel 31 van het halfgeleiderlichaam 21 is zijdelings geïsoleerd met 5 behulp van oxidegebieden 32 waarvan de zones 29 aanwezig zijn. Tenslotte worden de nog resterende delen 4 van de laag siliciumnitride 2 verwijderd. Wordei ionen geïmplanteerd in de laag s iliciumoxide 22, dan wordt deze laag, ook na een warmtebehandeling, sneller ets baar. Door nu de ionen-implantatie 28 zo uit te voeren dat ook ionen in de laag 22 terecht 10 kanen, ontstaat een schuine rand 33 onder een hoek 34 met het oppervlak 31. Door de ionenimplantatie 28 is de hoek 34 te beïnvloeden.
De figuren 11 tot en 15 tonen schematisch in dwarsdoorsnede opeenvolgende stadia van vervaardiging van eenzelfde halfgeleider-inrichting die op een iets andere wijze wordt vervaardigd. De stapvor-15 mige verhoging 23 wordt in dit geval bedekt met een hulplaag 35 door deze bijvoorbeeld bij lage druk uit geschikt gekozen gassen af te zetten. De overige vervaardigingsstappen verlopen op identieke wijze als in het hiervoor geschetste voorbeeld. Het voordeel van deze werkwijze is dat de s tapvormige verhoging vervaardigd kan worden van fotolak waar-20 door vergeleken met de voorgaande werkwijze enkele processtappen achterwege kunnen blijven.
De figuren 16 tot en met 21 tonen schematisch in dwarsdoorsnede opeenvolgende stadia van vervaardiging van een halfgeleiderinrichting bij toepassing van een met de in het vorige voorbeeld vergelijkbare, 25 eerste werkwijze. Ook hier wordt op de laag siliciumnitride 2 een stap-vormige verhoging 23 met rechte randen 25 aangebracht, die tijdelijk wordt voorzien van een hulplaag 25, terwijl de ionenimplantatie wordt uitgevoerd met een praktisch evenwijdig aan de randen 24 gerichte bundel ionen. In dit geval worden in een laag polykristallijn silicium 42 30 een aantal vlak naast elkaar gelegen, van elkaar geïsoleerde geleiders 48 gevormd.
Uitgegaan wordt van een substraat 1, dat een halfgeleiderlichaam 40 van silicium met een circa 50 nm dikke toplaag 41 van silicium-oxide bevat. Hierop wordt een 500 nm dikke laag polykristallijn silicium 35 42 en daarop een circa 150 nm dikke laag siliciumnitride 2 aangebracht.
Op de laag siliciumnitride 2 worden vervolgens met behulp van een gebruikelijk fotolakmasker en een gebruikelijk ansiotroop etsproces. Stap-vormige verhogingen 23 hier van polykristallijn silicium met een hoogte 830 1 26 2
» V
PHN 10.638 10 van circa 1000 nm aangebracht. De stapvormige verhogingen 23 vertonen rechte randen 24 die tijdelijk worden voorzien van een circa 100 ran dikke hulplaag 25, bijvoorbeeld door de verhoging 23 thermisch te oxideren. De stapvormige verhoging 23 met de hulplaag 25 wordt gebruikt als 5 maskering voor de implantatie van ionen in de laag siliciumnitride 2.
De bundel ionen, schematisch aangeduid met pijlen 43, is hierbij praktisch evenwijdig gericht aan de randen 24. De hulplaag 25 wordt vervolgens verwijderd en de laag siliciumnitride 2 wordt onderworpen aan de warmtebehandeling volgens de uitvinding. De stapvormige verhoging 10 23 wordt nu ontdaan van de hulplaag 25, gebruikt als een maskering tijdens de etsbehandeling van de laag siliciumnitride 2. Bij deze etsbehandeling worden de dan vrij liggende delen van de laag siliciumnitride 2 waarin geen ionen zijn geïmplanteerd verwijderd, waarbij openingen 44 in de laag 2 ontstaan. Deze openingen 44 hebben een breedte die nagenoeg ge-15 lijk is aan de dikte van de hulplaag 25.
Na verwijdering van de stapvormige verhogingen 23 worden nu onder gebruikmaking van het in de laag siliciumnitride 2 gevormde maskering (4, 6, 44) met behulp van een anisotroop plasmaetsproces spleten 46 in de laag polykristallijn silicium 42 geëtst tot op de laag 20 siliciumoxide 41. Wordt daarna het polykristallijn silicium van de laag 42 onderworpen aan een thermische oxidatiebehandeling dan worden de spleten 60 met de oxidelaag 47 gevuld. Aldus zijn in de laag poly-kristallijn silicium 42 een aantal vlak naast elkaar gelegen geleiders 48 gevormd die van elkaar door de oxidelagen 47 zijn geïsoleerd. Ten-25 slotte kunnen nog de delen 6 van de siliciumnitridelaag 2 worden verwijderd terwijl de delen 4 ervan achterblijven zodat de geleiders 48 cm en on voor verdere kontaktering blootgelegd zijn.
De figuren 22 tot en met 27 tonen schematisch in dwarsdoorsnede opeenvolgende stadia van vervaardiging van een halfgeleiderinrichting 2Q bij toepassing van een tweede belangrijke uitvoeringsvorm van de werkwijze volgens de uitvinding. In dit voorbeeld wordt de uitvinding toegepast cm een veldeffec ttrans is tor te vervaardigen.
Uitgegaan wordt van een substraat 1 dat een halfgeleiderlichaam 51 van silicium met een oppervlaktedeel 52 dat is voorzien van een circa 35 30 nm dikke laag siliciumoxide 53 en dat is omgeven door een circa 300 nm dikke rand 54 van siliciumoxide die dient om het oppervlakte -gebied 52 in zijdelingse richting te isoleren. Een dergelijke rand 54 oxide wordt wel veldoxide genoemd. Op de laag siliciumoxide 53 wordt een 8301262 EHN 10.638 11 stapvormige verhoging 55 aangehracht door de laag 53 te voorzien van een circa 500 nm dikke laag polykristallijn silicium 56 waarna, net behulp van een gebruikelijke anisotrope plasmaetsbehandeling, door een maskering 57 niet afgedekte delen worden verwijderd. Over de stapvormige verhoging 5 55, die rechte randen vertoont wordt een laag siliciumnitride 2 aangebracht. Daarna wordt de ionenimplantatie uitgevoerd met door pijlen 59 aangeduide ionenbundel die praktisch evenwijdig aan de randen 58 is gericht. Tijdens de implantatie, die ook wordt benut on ionen 59 in het qppervlaktegebied 52 te implanteren, worden delen 60 van de laag silicium-10 nitride 2 die aanwezig zijn nabij de randen 58 van de stapvormige verhoging 55 af geschermd door het deel 61 van dezelfde laag 2 dat boven op de stapvormige verhoging 55 ligt. Na de warmtebehandeling volgens de uitvinding zijn door diffusie halfgeleiderzgnes 62 gevormd en kan het aldus af geschermde deel 60 warden verwijderd terwijl de delen 61, 63 waarin de 15 ionenimplantatie plaatsvond achterblijven. In de laag siliciumnitride 2 is aldus een patroon gevormd dat alleen de randen 58 van de stapvormige verhoging 55 vrijlaat. Door de dikte van de laag siliciumnitride 2 wordt tevens de afstand tussen de rand 58 en het zich dwars op de rand 58 uitstrekkende deel 63 van de laag siliciumnitride 2 bepaald.
20 De resterende delen 61, 63 van de laag siliciumnitride 2 worden gebruikt als een maskering tijdens een oxidatiebehandeling van de vrij-gelegde randen 58 van de stapvormige verhoging 58, die aldus wordt voorzien van een isolerende laag 64. Omdat er tussen de rand 58 en de delen 63 van de laag siliciumnitride enige afstand bevindt sluit na de axidatie-25 behandeling de isolerende laag 64 goed aan bij de isolerende laag silicium-oxide 53.
Vervolgens worden de resterende delen van de laag siliciumnitride verwijderd en worden met een volgende met pijlen 65 aangeduide ionenimplantatie en een daaropvolgende warmtebehandeling de halfgeleiderzondes 30 62 nabij de randen 54 sterker gedoteerd. Na het op gebruikelijke wijze aanbrengen van kontaktgaten 66 en me taallaag 67 is de transistor gevormd.
Figuren 28 en 29 tonen een transistor die op dezelfde wijze als getoond in de figuren 22 tot en met 27 vervaardigd wordt, maar waarbij een tweede ionenimplantatie vermeden is. Na verwijdering van de resterende 35 delen 61 en 63 van de siliconnitridelaag 2 wordt door een etsbehandeling in fluorwaterstof zoveel siliciumaxide verwijderd dat de halfgeleider-zones 62 vrijliggen. Nu wordt het geheel bedekt met een laag 68 van bijvoorbeeld platina dat door een warmtebehandeling met vrij liggend silicium- 8301262 ê PHN 10.638 12 r »· silicidegebieden 69 vormt. Met oxide is de laag platina 68 niet gereageerd en kan nu verwijderd worden.
Zowel de in figuur 27 als de in figuur 29 getoonde transistor vertonen goede elektrische contacten met de halfgeleiderzones 62 5 die als source en drain van de transistor zullen dienen.
De figuren 30 tot en met 35 tonen schematisch in dwarsdoorsnede opeenvolgende stadia van vervaardiging van een andere halfgeleider-inrichting bij toepassing van de tweede belangrijke uitvoeringsvorm van de werkwijze volgens de uitvinding. In dit voorbeeld wordt de 10 uitvinding toegepast cm een bipolaire transistor te vervaardigen.
Uitgegaan wordt van een substraat 1 dat een halfgeleiderlichaam 70 van silicium van een eerste geleidingstype bevat met een oppervlakte-deel 71 van een tweede geleidingstype dat is omgeven door een circa 500 nm dikke rand 72 veldoxide. Op het oppervlaktedeel 71 wordt een stap-15 vormige verhoging 73 met een rand 74 aangebracht door het oppervlaktedeel 71 en de rand 72 te voorzien van een laag polykristallijn silicium 75 met daarop een laag siliciumoxide 76. Hierop wordt een patroon 77 van fotolak aangebracht waarna met behulp van gebruikelijke, anisotrope plasmaetsmethoden de stapvormige verhoging 73 net de rand 74 wordt 20 geëtst. Over de stapvormige verhoging 73 wordt de laag siliciumnitride 2 aangebracht. Daarna wordt een ionenimplantatie uitgevoerd met een door pijlen 78 aangeduide hundel ionen die aanleiding geven tot een eerste half geleidingstype, welke bundel praktisch evenwijdig aan de rand 74 van de stapvormige verhoging 73 is gericht. Met deze implantantie 78 25 worden ionen 79 geïmplanteerd in het oppervlaktedeel 71 en in de laag siliciumnitride 2. Hierbij wordt een deel 80 van de laag 2 af geschermd door het deel 81 dat bovenop de stapvormige verhoging 73 ligt. Na de warmtebehandeling volgens de uitvinding is door diffusie van de ionen 79 een halfgeleiderzone 83 gevormd van het eerste halfgeleidingstype 30 en kan het deel 80 van de laag siliciumnitride 2 worden verwijderd terwijl de delen 81 en 82 achterblijven. In de laag siliciumnitride 2 is aldus een patroon gevormd dat alleen de rand 74 van de stapvormige verhoging 73 vrijlaat. Dit patroon wordt vervolgens gebruikt als maskering bij de volgende oxidatiébehandeling waarbij de rand 74 35 van de stapvormige verhoging 73 wordt omgezet in isolerend siliciumoxide 84. Na aanbrengen van een geleider 85 die de halfgeleiderzone 83 contacteert en een geleider 86 die het halfgeleiderlichaam 70 contacteert is de bedoelde bipolaire transistor gevormd. Door de gevolgde methode 8301262 EHN 10.638 13 waarbij de implantatie 79 voor de halfgeleiderzcne 83 en de maskering 81, 82 voor het aanbrengen van de isolatie 84 op zelfregistrerende wijze zijn gerealiseerd is verzekerd dat de pn-overgang 71, 83 niet kort-gesloten wordt door geleider 75 of geleider 85.
5 De figuren 36 tot en met 41 tonen schematisch in dwarsdoorsnede opeenvolgende stadia van vervaardiging van een soortgelijke bipolaire transistor als die getoond in figuur 35, bij toepassing van andere voor-keursvorm van de tweede belangrijke uitvoeringsvorm van de werkwijze volgens de uitvinding.
10 Uitgegaan wordt van eenzelfde halfgeleiderlichaam 70 met een door een rand 72 veldoxide geïsoleerde oppervlaktedeel 71 terwijl het geheel is bedekt met een laag polykristallijn silicium 75 en een laag silicium-oxide 76. Het patroon fotolak 77 wordt in dit geval eerst gebruikt als masker ing tijdens het implanteren van ionen 90, die aanleiding 15 geven tot het tweede halfgeleidingstype, in het oppervlaktedeel 71 met een schematisch door pijlen 91 aangeduide bundel ionen. Daarna wordt het patroon 77 gebruikt cm met behulp van een gebruikelijke aniso-trope plasmaetsmethode een stapvormige verhoging 93 net een rechte rand 94 te etsen in de laag siliciumoxide 76. Deze stap wordt bedekt 20 met de laag siliciumnitride 2. Daarna worden in de laag siliciumnitride 2 met behulp van een door pijlen 95 aangeduide bundel ionen die praktisch evenwijdig aan de rand 94 wordt gericht ionen geïmplanteerd. Ook hier wordt een deel 96 van de laag 2 afgeschermd door een boven op de stapvormige verhoging 93 gelegen deel 97 van de laag 2. Na de warmtebehan-25 deling volgens de uitvinding is de halfgeleiderzone 83 gevormd en kan het deel 96 van de laag 2 worden verwijderd terwijl de delen 97 en 98 achterblijven. Het resterende deel 98 van de laag 2 en de vrij liggende rand 96 van de stapvormige verhoging 93 worden nu benut als masker ing bij het etsen van een opening 99 in de laag polykristallijn silicium 75.
30 thermische oxidatie van de laag 75 is na de isolerende laag 76 ook de isolerende laag 100 gevormd en zijn uit de laag 75 twee onderling geïsoleerde geleiders vervaardigd. Na aanbrengen van de geleider 86 is de transistor van figuur 41 gevormd. De aldus gevormde transistor vertoont een, vergeleken met de transistor uit figuur 35, vlakke struc-35 tuur, die ten koste van een extra ionenimplantatie gerealiseerd kan worden.
De figuren 42 tot en net 47 tonen schematisch in dwarsdoorsnede een halfgeleiderinrichting in opeenvolgende stadia van vervaardiging 8301262 # y PHN 10.638 14 volgens een verdere voorkeursuitvoering van de tweede belangrijke uitvoeringsvorm van de werkwijze volgens de uitvinding. In dit voorbeeld wordt de uitvinding toegepast cm een statische induktie transistor te maken.
5 Uitgegaan wordt van een substraat 1 dat een halfgeleiderlichaam 110 van silicium van een eerste geleidingstype met een pppervlaktelaag 111 van hetzelfde eerste geleidingstype. De oppervlaktelaag wordt bedekt met een circa 500 nm dikke laag polykristallijn silicium 112, die vervolgens door thermische oxidatie wordt voorzien van een circa 100 nm 10 dikke toplaag van siliciumoxide 113. In de laag polykristallijn silicium 112 worden dan boor-ionen geïmplanteerd. Dan worden met behulp van een fotolakmaskering 114 en een gebruikelijke, anisotrope plasma-etstechniek in de laag polykristallijn silicium 112 stapvormige verhogingen 115 gevormd, die vervolgens worden bedekt met een circa 100 nm 15 dikke laag siliciumnitride 2. Daarna wordt een ionenimplantatie uitgevoerd met een door pijlen 116 aangeduide bundel ionen die worden geïmplanteerd in de delen 117 en 118 van de laag siliciumnitride 2; de delen 119 van de laag 2 worden hierbij af geschermd door de delen 118. Na de warmtebehandeling volgens de uitvinding zijn door diffusie van boor 2Q uit de laag 112 de p-type geleidende zones 120 gevormd en kunnen de delen 119 van de laag siliciumnitride 2 worden verwijderd. De aldus vrijgelegde randen 121 van de stapvormige verhogingen 115 worden vervolgens door thermische oxidatie voorzien van siliciumoxidelagen 122.
Na verwijdering van de resterende delen 117 en 118 van de laag silicium-2S nitride 2 worden met behulp van een door pijlen 123 aangeduide bundel arseen ionen 124 geïmplanteerd in de oppervlaktelaag 111, Tenslotte worden door de warmtebehandeling de n-type geleidende zones 125 gevormd en worden de metalliseringen 126 en 127 aangebracht.
30 1 8301262

Claims (17)

1. Werkwijze voor het vervaardigen van een halfgeleider inrichting, waarbij in een laag siliciumnitride over een deel van zijn oppervlak/ ionen worden geïmplanteerd, waarna de laag wordt onderworpen aan een etsbehandeling, met het kenmerk, dat de laag siliciumnitride 5 na de implantatie maar vóór de etsbehandeling wordt onderworpen aan een warmtebehandeling waardoor het geïmplanteerde deel van de laag een grotere etsbestendigheid krijgt als het niet-geïmplanteerde deel van de laag.
2. Werkwijze volgens conclusie 1, met het kenmerk, dat in 10 de laag siliciumnitride ionen worden geïmplanteerd die worden gevormd üit een element uit de groep bevattende stikstof, antimoon, boor, gallium, fosfor, arseen, argon, krypton en xenon.
3. Werkwijze volgens conclusie 1 of 2, met het kenmerk, dat de ionen met een zodanige energie worden geïmplanteerd dat deze ten minste 15 tot halverwege in de laag siliciumnitride doordringen, waarbij de 12 15 2 stralingsdoses tussen 10 en 10 ionen per cm worden gekozen.
4. Werkwijze volgens een der conclusies 1-3, met het kenmerk, dat de warmtebehandeling waardoor het geïmplanteerde deel van de laag siliciumnitride een grotere etsbestendigheid krijgt als het niet geïnr- 20 panteerde deel van de laag gedurende 15 a 120 minuten bij een temperatuur van 750 a 1100°C wordt uitgevoerd.
5. Werkwijze volgens een der conclusies 1-4, met het kenner k, dat de laag siliciumnitride bij een temperatuur van 750 a 850°C bij een verlaagde druk wordt afgezet uit een gasmengsel dat dichloors ilaan 25 en ammoniak bevat.
6. Werkwijze volgens een der conclusies 1-5, met het kenmerk, dat op de laag siliciumnitride een stapvormige verhoging met een rechte rand wordt aangebracht, welke rand tijdelijk wordt voorzien van een hulp-laag en waarbij de ioneninplantatie wordt uitgevoerd met een ianenbun- 30 del die praktisch evenwijdig aan de rand wordt gericht.
7. Werkwijze volgens een der conclusie 1-5, met het kenmerk, dat de laag siliciumnitride over een stapvormige verhoging met een rechte rand wordt aangebracht, waarna de ionenimplartatie wordt uitgevoerd met een ionenbundel die praktisch evenwijdig aan die rand wordt 35 gericht.
8. Werkwijze volgens conclusie 6, met het kenmerk, dat de stapvormige verhoging met de hulplaag wordt gebruikt als een masker ing bij implantatie van ionen in een onder de laag siliciumnitride gelegen 8301262 PHN 10.638 16 * * ft ♦ substraat en zonder de hulplaag als een maskering bij de implantatie van ionen in de laag siliciumnitride.
9. Werkwijze volgens conclusie 8, met het kenmerk, dat tussen de laag siliciumnitride en het substraat een laag siliciumoxide wordt 5 aangebracht terwijl na de etsbehandeling van de laag siliciumnitride, waarbij het deel waarin geen ionen zijn geïmplanteerd wordt verwijderd, het resterend deel ervan wordt gebruikt als maskering voor het etsen van de laag siliciumoxide.
10. Werkwijze volgens conclusie 6, met het kenmerk, dat de 10. tapvormige verhoging met de hulplaag wordt gebruikt als een maskering voor de implantatie van ionen in de laag siliciumnitride en zonder de hulplaag als een maskering tijdens de etsbehandeling van de laag siliciumr nitride.
11. Werkwijze volgens conclusie 10, met het kenmerk, dat na de 15 etsbehandeling van de laag siliciumnitride, waarbij het deel waarin geen ionen zijn geïmplanteerd wordt verwijderd, het resterend deel ervan wordt gebruikt als maskering voor het etsen in een onder de laag siliciumnitride gelegen laag polykristallijn silicium, waarna de spleten met behulp van een oxidatiebehandeling wordt gevuld met siliciumoxide.
12. Werkwijze volgens conclusie 7, met het kenmerk, dat het resterende deel van de laag siliciumnitride wordt gebruikt als een maskering tijdens een oxidatiebehandeling van de vrijgelegde rand van de stapvormige verhoging.
13. Werkwijze volgens conclusie 12, met het kenmerk, dat tijdens 25 de implantatie van ionen in de laag siliciumnitride tevens ionen worden geïmplanteerd in een onder deze laag aanwezig substraat die tijdens de warmtebehandeling van de laag siliciumnitride door diffusie in het substraat een halfgeleiderzone vormen.
14. Werkwijze volgens conclusie 13, met het kenmerk, dat het 30 deel van de laag siliciumnitride waarin geen ionen zijn geïmplanteerd wordt verwijderd waarna het resterend deel ervan wordt gebruikt als maskering voor het thermisch oxideren van de dan vrij liggende rand van de stapvormige verhoging.
15. Werkwijze volgens conclusie 14, met het kenmerk, dat de 35 stapvormige verhoging met de geoxideerde rand wordt gebruikt als maskering bij een volgende ionenimplantie waardoor in de halfgeleiderzones die gevormd zijn tijdens implantatie en warmtebehandeling van de laag sili-ciumnitride plaatselijk sterker gedoteerd worden. 8301262 * FHN 10.638 17 ♦
16. Werkwijze volgens conclusie 14, met het kenmerk, dat de geoxideerde rand van de stapvormige verhoging vervolgens wordt gebruikt als maskering bij siliceren, waarbij het gehele oppervlak achtereenvolgens wordt onderworpen aan een etsbehandeling waardoor de bovenzijde g van de stapvormige verhoging en naast de stapvormige verhoging gelegen substraatdelen worden vrij gelegd, wordt bedekt met een metaal en wordt onderworpen aan een warmtebehandeling waardoor de vrij liggende delen van de stapvormige verhoging en van het substraat met het metaal een silicide vormen. jq
17. Werkwijze volgens conclusie 12, met het kenmerk, dat in de stapvormige verhoging ionen worden aangebracht die in een onder de verhoging aanwezig substraat aanleiding geven tot een eerste geleidings-type, waarna de vrijgelegde rand thermisch wordt geoxideerd en de verhoging met geoxideerde rand wordt gebruikt als maskering bij een 15 volgende ionenimplantatie in het substraat. 20 25 30 1 8301262
NL8301262A 1983-04-11 1983-04-11 Werkwijze voor het vervaardigen van een halfgeleiderinrichting, waarbij met behulp van ionenimplantatie patronen worden aangebracht in een laag siliciumnitride. NL8301262A (nl)

Priority Applications (5)

Application Number Priority Date Filing Date Title
NL8301262A NL8301262A (nl) 1983-04-11 1983-04-11 Werkwijze voor het vervaardigen van een halfgeleiderinrichting, waarbij met behulp van ionenimplantatie patronen worden aangebracht in een laag siliciumnitride.
US06/595,092 US4514251A (en) 1983-04-11 1984-03-30 Method of manufacturing a semiconductor device, in which patterns are formed in a layer of silicon nitride by means of ion implantation
DE8484200471T DE3466133D1 (en) 1983-04-11 1984-04-04 Method of manufacturing a semiconductor device, in which patterns are formed in a layer of sillicon nitride by means of ion implantation
EP84200471A EP0122662B1 (en) 1983-04-11 1984-04-04 Method of manufacturing a semiconductor device, in which patterns are formed in a layer of sillicon nitride by means of ion implantation
JP59071024A JPS59198723A (ja) 1983-04-11 1984-04-11 半導体装置の製造方法

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
NL8301262 1983-04-11
NL8301262A NL8301262A (nl) 1983-04-11 1983-04-11 Werkwijze voor het vervaardigen van een halfgeleiderinrichting, waarbij met behulp van ionenimplantatie patronen worden aangebracht in een laag siliciumnitride.

Publications (1)

Publication Number Publication Date
NL8301262A true NL8301262A (nl) 1984-11-01

Family

ID=19841683

Family Applications (1)

Application Number Title Priority Date Filing Date
NL8301262A NL8301262A (nl) 1983-04-11 1983-04-11 Werkwijze voor het vervaardigen van een halfgeleiderinrichting, waarbij met behulp van ionenimplantatie patronen worden aangebracht in een laag siliciumnitride.

Country Status (5)

Country Link
US (1) US4514251A (nl)
EP (1) EP0122662B1 (nl)
JP (1) JPS59198723A (nl)
DE (1) DE3466133D1 (nl)
NL (1) NL8301262A (nl)

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4717449A (en) * 1984-04-25 1988-01-05 Honeywell Inc. Dielectric barrier material
NL8402859A (nl) * 1984-09-18 1986-04-16 Philips Nv Werkwijze voor het vervaardigen van submicrongroeven in bijvoorbeeld halfgeleidermateriaal en met deze werkwijze verkregen inrichtingen.
FR2573919B1 (fr) * 1984-11-06 1987-07-17 Thomson Csf Procede de fabrication de grilles pour circuit integre
US4653173A (en) * 1985-03-04 1987-03-31 Signetics Corporation Method of manufacturing an insulated gate field effect device
GB2172427A (en) * 1985-03-13 1986-09-17 Philips Electronic Associated Semiconductor device manufacture using a deflected ion beam
EP0218039B1 (de) * 1985-09-30 1990-11-07 Siemens Aktiengesellschaft Verfahren zur Übertragung feinster Fotolackstrukturen
US4774197A (en) * 1986-06-17 1988-09-27 Advanced Micro Devices, Inc. Method of improving silicon dioxide
US4772539A (en) * 1987-03-23 1988-09-20 International Business Machines Corporation High resolution E-beam lithographic technique
US5186788A (en) * 1987-07-23 1993-02-16 Matsushita Electric Industrial Co., Ltd. Fine pattern forming method
US4978418A (en) * 1988-08-18 1990-12-18 The United States Of America As Represented By The United States Department Of Energy Controlled ion implant damage profile for etching
US4956314A (en) * 1989-05-30 1990-09-11 Motorola, Inc. Differential etching of silicon nitride
US5092957A (en) * 1989-11-24 1992-03-03 The United States Of America As Represented By The United States Department Of Energy Carrier-lifetime-controlled selective etching process for semiconductors using photochemical etching
US5236547A (en) * 1990-09-25 1993-08-17 Kabushiki Kaisha Toshiba Method of forming a pattern in semiconductor device manufacturing process
US5240875A (en) * 1992-08-12 1993-08-31 North American Philips Corporation Selective oxidation of silicon trench sidewall
KR0142150B1 (ko) * 1993-04-09 1998-07-15 윌리엄 티. 엘리스 붕소 질화물을 에칭하기 위한 방법
US5413953A (en) * 1994-09-30 1995-05-09 United Microelectronics Corporation Method for planarizing an insulator on a semiconductor substrate using ion implantation
US6309975B1 (en) 1997-03-14 2001-10-30 Micron Technology, Inc. Methods of making implanted structures
US5994210A (en) * 1997-08-12 1999-11-30 National Semiconductor Corporation Method of improving silicide sheet resistance by implanting fluorine
US5940735A (en) * 1997-08-25 1999-08-17 Advanced Micro Devices, Inc. Reduction of charge loss in nonvolatile memory cells by phosphorus implantation into PECVD nitride/oxynitride films
JP2000040691A (ja) * 1998-07-21 2000-02-08 Oki Electric Ind Co Ltd 半導体装置製造方法
DE10103524A1 (de) * 2001-01-26 2002-08-22 Infineon Technologies Ag Verfahren und Halbleiteranordnung zur Ätzung einer Schicht eines Halbleitersubstrats mittels einer siliziumhaltigen Ätzmaske
US6806197B2 (en) * 2001-08-07 2004-10-19 Micron Technology, Inc. Method of forming integrated circuitry, and method of forming a contact opening
JP2004192935A (ja) * 2002-12-11 2004-07-08 Hitachi Displays Ltd 有機el表示装置
US7737049B2 (en) * 2007-07-31 2010-06-15 Qimonda Ag Method for forming a structure on a substrate and device
KR20100035777A (ko) * 2008-09-29 2010-04-07 삼성전자주식회사 반도체 소자 및 그 제조 방법
US8889562B2 (en) 2012-07-23 2014-11-18 International Business Machines Corporation Double patterning method
JP6032415B2 (ja) * 2012-11-20 2016-11-30 富士通セミコンダクター株式会社 半導体装置の製造方法
US9054041B2 (en) * 2013-07-18 2015-06-09 GlobalFoundries, Inc. Methods for etching dielectric materials in the fabrication of integrated circuits
CN105097537B (zh) * 2014-05-12 2019-09-27 中芯国际集成电路制造(上海)有限公司 鳍式场效应管的形成方法
US9881834B1 (en) 2016-11-29 2018-01-30 Taiwan Semiconductor Manufacturing Company, Ltd. Contact openings and methods forming same

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS52128066A (en) * 1976-04-20 1977-10-27 Matsushita Electronics Corp Manufacture of semiconductor device
DE2748401A1 (de) * 1977-10-28 1979-05-03 Licentia Gmbh Halbleiteranordnung

Also Published As

Publication number Publication date
US4514251A (en) 1985-04-30
EP0122662B1 (en) 1987-09-09
JPH0412615B2 (nl) 1992-03-05
EP0122662A1 (en) 1984-10-24
DE3466133D1 (en) 1987-10-15
JPS59198723A (ja) 1984-11-10

Similar Documents

Publication Publication Date Title
NL8301262A (nl) Werkwijze voor het vervaardigen van een halfgeleiderinrichting, waarbij met behulp van ionenimplantatie patronen worden aangebracht in een laag siliciumnitride.
JP2667390B2 (ja) 半導体装置の製法
US5614421A (en) Method of fabricating junction termination extension structure for high-voltage diode devices
EP0132009B1 (en) Method of manufacturing a semiconductor device and semiconductor device manufactured by means of the method
US4575921A (en) Silicon nitride formation and use in self-aligned semiconductor device manufacturing method
NL8003612A (nl) Werkwijze ter vervaardiging van een halfgeleider- inrichting en halfgeleiderinrichting vervaardigd door toepassing van deze werkwijze.
KR100255512B1 (ko) 플래쉬 메모리 소자 제조방법
NL7905607A (nl) Werkwijzen voor het vervaardigen van halfgeleider- inrichtingen.
US4299862A (en) Etching windows in thick dielectric coatings overlying semiconductor device surfaces
NL8202686A (nl) Werkwijze ter vervaardiging van een veldeffektinrichting met geisoleerde stuurelektrode, en inrichting vervaardigd volgens de werkwijze.
US4717689A (en) Method of forming semimicron grooves in semiconductor material
US3986896A (en) Method of manufacturing semiconductor devices
NL8501992A (nl) Werkwijze voor het vervaardigen van een halfgeleiderinrichting.
US4900688A (en) Pseudo uniphase charge coupled device fabrication by self-aligned virtual barrier and virtual gate formation
US4528211A (en) Silicon nitride formation and use in self-aligned semiconductor device manufacturing method
US4992841A (en) Pseudo uniphase charge coupled device
JPH0640549B2 (ja) Mos半導体装置の製造方法
US4653173A (en) Method of manufacturing an insulated gate field effect device
TW417317B (en) Process of fabricating photodiode integrated with MOS device
JPS6097642A (ja) 導電材料のパターンを造する方法
US4685194A (en) Direct moat self-aligned field oxide technique
KR0155580B1 (ko) 캐패시터 제조방법
KR100219094B1 (ko) 트렌치형 디모스 트랜지스터의 제조방법
US5565381A (en) Method of removing sharp edges in a dielectric coating located above a semiconductor substrate and a semiconductor device formed by this method
CA1168765A (en) Method for making short channel transistor devices

Legal Events

Date Code Title Description
A1B A search report has been drawn up
A85 Still pending on 85-01-01
BV The patent application has lapsed