JPS6097642A - 導電材料のパターンを造する方法 - Google Patents
導電材料のパターンを造する方法Info
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は基板の少なくとも一部分に珪素層を被覆し、そ
の後珪素層の縁部の少なくとも一部分をこれに沿って導
電材料に変換し、珪素層の残部を選択材料除去処理によ
り除去して導電材料のパターンを製造することに関する
ものである。
の後珪素層の縁部の少なくとも一部分をこれに沿って導
電材料に変換し、珪素層の残部を選択材料除去処理によ
り除去して導電材料のパターンを製造することに関する
ものである。
更に本発明は上記方法を用いて製造した導電性パターン
を有する基板に関するものである。
を有する基板に関するものである。
この種のパターンは集積回路においては導体パターンと
して用いられると共にマスクとしても用いられる。
して用いられると共にマスクとしても用いられる。
ＭＯＳＦＥＴを製造する際、導体細条は例えば自己整合
状態でソース及びドレイン領域を形成するためのイオン
注入マスクとして用いることができる。
状態でソース及びドレイン領域を形成するためのイオン
注入マスクとして用いることができる。
一般にかかる導体パターンに属する導体細条は、同時に
ゲート電極としても用いられる。
ゲート電極としても用いられる。
集積回路の製造技術の進歩により、構成部品である電子
回路素子（トランジスタ、抵抗等）の実装密度に対する
要求が一層厳しくなりその結果回路の個別の構成素子の
寸法を一層小さくすることが試みられている。写真食刻
技術により達成し得る寸法の下限値は一層低くなりつつ
ある。
回路素子（トランジスタ、抵抗等）の実装密度に対する
要求が一層厳しくなりその結果回路の個別の構成素子の
寸法を一層小さくすることが試みられている。写真食刻
技術により達成し得る寸法の下限値は一層低くなりつつ
ある。
導電材料のパターンのトラック幅を２’００〜５００ｎ
ｍとし得るようにした上述した種類の導電材料のパター
ンの製造方法は、１９８２年５月１９日に公開されたヨ
ーロッパ特許出願第５２０３８号明細書から既知である
。この目的のためには多結晶珪素層の端縁に、拡散によ
り不純物を横方向にドープし、その結果この端縁に沿い
不純物を多量にドープした良導電性の多結晶珪素の細条
を得るようにしている。次いで他の部分を選択エツチン
グにより除去して残存した多結晶珪素の細条によって導
体パターンの一部分を形成すると共に次の工程でこの細
条をエツチングマスクとして用いるようにする。
ｍとし得るようにした上述した種類の導電材料のパター
ンの製造方法は、１９８２年５月１９日に公開されたヨ
ーロッパ特許出願第５２０３８号明細書から既知である
。この目的のためには多結晶珪素層の端縁に、拡散によ
り不純物を横方向にドープし、その結果この端縁に沿い
不純物を多量にドープした良導電性の多結晶珪素の細条
を得るようにしている。次いで他の部分を選択エツチン
グにより除去して残存した多結晶珪素の細条によって導
体パターンの一部分を形成すると共に次の工程でこの細
条をエツチングマスクとして用いるようにする。
多結晶珪素層のドーピングには良好なプロセス制御を必
要とする。その理由は不純物の拡散が特に粒界に沿って
極めて迅速に生ずるからである。
要とする。その理由は不純物の拡散が特に粒界に沿って
極めて迅速に生ずるからである。
これがため拡散が等距離に亘って行われなくなり、従っ
て選択的なエツチングを行った後残存する細条の端縁に
沿って位置する多結晶珪素は均等な構体とはならない。
て選択的なエツチングを行った後残存する細条の端縁に
沿って位置する多結晶珪素は均等な構体とはならない。
更に集積回路において多結晶半導体トラックを導体細条
として用いる場合には特に極めて幅狭の導体トラックを
用いる必要がある際その電気抵抗が欠点となる。上記ヨ
ーロッパ特許出願の明細書に記載されている導体トラッ
クでは、このトラックを２重層（金属珪化物により被覆
された多結晶珪Ｓ）として構成するこ・とにより上記欠
点を除去しているが、この場合には導体トラックの幅を
減少することはできない。
として用いる場合には特に極めて幅狭の導体トラックを
用いる必要がある際その電気抵抗が欠点となる。上記ヨ
ーロッパ特許出願の明細書に記載されている導体トラッ
クでは、このトラックを２重層（金属珪化物により被覆
された多結晶珪Ｓ）として構成するこ・とにより上記欠
点を除去しているが、この場合には導体トラックの幅を
減少することはできない。
本発明の目的は、トラックの幅を極めて狭く（５０ｎｍ
程度まで）シ得、しかも導電率を充分高くし得るように
した上述した種類の導電材料のパターンを製造する方法
を提供せんとするにある。
程度まで）シ得、しかも導電率を充分高くし得るように
した上述した種類の導電材料のパターンを製造する方法
を提供せんとするにある。
本発明方法は基板の少なくとも一部分に珪素層を被覆し
、その後珪素層の縁部の少なくとも一部分をこれに沿っ
て導電材料に変換し、珪素層の残部を選択材料除去処理
により除去して導電材料のパターンを製造するに当り、
導電材料は金属珪化物を具えることを特徴とする。
、その後珪素層の縁部の少なくとも一部分をこれに沿っ
て導電材料に変換し、珪素層の残部を選択材料除去処理
により除去して導電材料のパターンを製造するに当り、
導電材料は金属珪化物を具えることを特徴とする。
本発明は、珪素層の端縁を珪化物に変換する際、良導電
材料の極めて幅狭の導体トラックを得ることができ、し
かも珪素層の他の部分をこれら導体トラックに対し選択
的にエツチングし周ると云う事実を基として成したもの
である。
材料の極めて幅狭の導体トラックを得ることができ、し
かも珪素層の他の部分をこれら導体トラックに対し選択
的にエツチングし周ると云う事実を基として成したもの
である。
例えば珪化白金の場合にはかかる導体トラックの幅を、
正確な制御を行い得る白金層の厚さに合致させるように
する。更に珪化物への変換は比較的低い温度（はぼ４５
０ ℃）で行うことができる。
正確な制御を行い得る白金層の厚さに合致させるように
する。更に珪化物への変換は比較的低い温度（はぼ４５
０ ℃）で行うことができる。
本発明方法により製造した導体トラックの幅は上記ヨー
ロッパ特許出願明細書に記載された方法により製造した
導体トラックの約５分の１ （５０ｎｍ程度）とするこ
とができる。従って幅狭の導体トラックが得られ、且つ
この幅狭導体トラックをマスクとして用いて例えば絶縁
ゲート電界効果トランジスタのような小さい構成素子を
製造し得るため、集積回路の実装密度を著しく増大する
ことができる。
ロッパ特許出願明細書に記載された方法により製造した
導体トラックの約５分の１ （５０ｎｍ程度）とするこ
とができる。従って幅狭の導体トラックが得られ、且つ
この幅狭導体トラックをマスクとして用いて例えば絶縁
ゲート電界効果トランジスタのような小さい構成素子を
製造し得るため、集積回路の実装密度を著しく増大する
ことができる。
本発明方法の好適な例では基板は半導体本体を具え、該
半導体本体の第１導電型の表面区域に第２導電型の表面
区域を形成し、この際金属珪化物の導電トラックをマス
クとして用いて第２導電型を呈する不純物を導入して前
記表面区域を形成し少なくとも電界効果トランジスタの
ソース及びドレイン区域を得るようにする。
半導体本体の第１導電型の表面区域に第２導電型の表面
区域を形成し、この際金属珪化物の導電トラックをマス
クとして用いて第２導電型を呈する不純物を導入して前
記表面区域を形成し少なくとも電界効果トランジスタの
ソース及びドレイン区域を得るようにする。
この方法により製造したＭＯＳ ）ランジスタはそのチ
ャネル長さが極めて短＜、シかも自己整合イオン注入に
よって製造することができ、更にゲート電極の導電性が
良好であるため電圧降下が少なく、ＲＣ時定数が小さい
等の利点がある。
ャネル長さが極めて短＜、シかも自己整合イオン注入に
よって製造することができ、更にゲート電極の導電性が
良好であるため電圧降下が少なく、ＲＣ時定数が小さい
等の利点がある。
更に本発明方法により製造した金属パターンには誘電体
材料の薄層を設け、その上に第２金属層、例えばアルミ
ニ゛ウムを設けてコンデンサを得ることができる。これ
がため単位表面積当りの容量値が高い集積化コンデンサ
を製造することができる。
材料の薄層を設け、その上に第２金属層、例えばアルミ
ニ゛ウムを設けてコンデンサを得ることができる。これ
がため単位表面積当りの容量値が高い集積化コンデンサ
を製造することができる。
図面につき本発明の実施例を詳細に説明する。
図面は線図的であり、実際の寸法ではない。また、厚さ
方向における断面の大きさは図面を明瞭にするため拡大
して示す。同一導電型の半導体領域は一般に同一方向の
斜線にて表わす。図中同一部分には同一符号を付して示
す。
方向における断面の大きさは図面を明瞭にするため拡大
して示す。同一導電型の半導体領域は一般に同一方向の
斜線にて表わす。図中同一部分には同一符号を付して示
す。
第１図に示す基板１は本例の場合ｐ型半導体本体とする
が、ｎ型半導体本体で構成し、その上にｐ型溝電層をエ
ビクキシャル成長させることもできる。半導体本体の上
には酸化珪素層２を配置し、この層は製造すべき装置に
依存して部分的に異なる厚さとすることができる。本例
においては、酸化珪素層２の厚さを例えば１１００ｎ
として電界降下トランジスタのゲー１として用い得るよ
うにする。
が、ｎ型半導体本体で構成し、その上にｐ型溝電層をエ
ビクキシャル成長させることもできる。半導体本体の上
には酸化珪素層２を配置し、この層は製造すべき装置に
依存して部分的に異なる厚さとすることができる。本例
においては、酸化珪素層２の厚さを例えば１１００ｎ
として電界降下トランジスタのゲー１として用い得るよ
うにする。
酸化珪素層２を約１５０ｎｍの厚さの多結晶珪素層３、
約１００ ｎｍの厚さの窒化珪素層４、第２酸化珪素層
５及びフォトラッカーＭ（フォトレジスト層）６により
連続的に被覆する。
約１００ ｎｍの厚さの窒化珪素層４、第２酸化珪素層
５及びフォトラッカーＭ（フォトレジスト層）６により
連続的に被覆する。
フォトラッカ一層を写真食刻法でパターン化し、その後
酸化珪素層５を、例えば干渉フッ化水素にフォトラッカ
一層をマスクとして用いてエツチングする。そして次に
フォトラッカ一層を取り除く（第２図参照）。
酸化珪素層５を、例えば干渉フッ化水素にフォトラッカ
一層をマスクとして用いてエツチングする。そして次に
フォトラッカ一層を取り除く（第２図参照）。
かようにして構成した酸化珪素層５をマスクとして用い
て、次に窒化珪素層４を、例えば既知のウェット−ケミ
カル エツチング技術或いはプラズマエツチング技術に
よりパターン化する。次いで、酸化珪素層５の残部を除
去し、その後で窒化珪素層４をマスクとして用いて、多
結晶珪素層３を塩素を含有したプラズマ中でプラズマエ
ツチングにより異方性的にエツチングする。これがため
第３図に示す構体を碍る。この構体は珪素と相俟って珪
化物を形成する金属層７により被覆する。
て、次に窒化珪素層４を、例えば既知のウェット−ケミ
カル エツチング技術或いはプラズマエツチング技術に
よりパターン化する。次いで、酸化珪素層５の残部を除
去し、その後で窒化珪素層４をマスクとして用いて、多
結晶珪素層３を塩素を含有したプラズマ中でプラズマエ
ツチングにより異方性的にエツチングする。これがため
第３図に示す構体を碍る。この構体は珪素と相俟って珪
化物を形成する金属層７により被覆する。
この目的のため、厚さ５０ｎｍの白金の層をスパッタリ
ングにより被覆するのが好適である（第４図参照）。こ
の構体を約４５０ ℃に加熱すると、白金は、多結晶珪
素層３と反応し、多結晶珪素層の端縁に沿って珪化白金
を形成する。従って端縁での白金は完全に珪化白金に変
換し、その結果光の白金層の厚さの２倍に等しい幅の珪
化物の細条を形成し、従って約１１００ｎの幅のトラッ
クを正確に且つ再現可能に形成することができるように
する。
ングにより被覆するのが好適である（第４図参照）。こ
の構体を約４５０ ℃に加熱すると、白金は、多結晶珪
素層３と反応し、多結晶珪素層の端縁に沿って珪化白金
を形成する。従って端縁での白金は完全に珪化白金に変
換し、その結果光の白金層の厚さの２倍に等しい幅の珪
化物の細条を形成し、従って約１１００ｎの幅のトラッ
クを正確に且つ再現可能に形成することができるように
する。
白金により形成した珪化白金を選択的に除去し得るよう
にするため、この珪化白金を軽く酸化させる。次に珪化
白金に変換しなかった白金を王水によって溶解する（第
５図参照）。
にするため、この珪化白金を軽く酸化させる。次に珪化
白金に変換しなかった白金を王水によって溶解する（第
５図参照）。
導体トラック８或いは係るトラックのパターンを設けた
後、残存する窒化珪素層４を、例えば８０％に希釈した
沸騰リン酸を含むエツチング浴にて除去する。次に残存
する多結晶珪素３を、フッ化水素及び硝酸の混合物或い
は酸化水素にてエツチングするか或いはプラズマエツチ
ングにより除去し得るようにする。これがため、第６図
に示す構体を得る。
後、残存する窒化珪素層４を、例えば８０％に希釈した
沸騰リン酸を含むエツチング浴にて除去する。次に残存
する多結晶珪素３を、フッ化水素及び硝酸の混合物或い
は酸化水素にてエツチングするか或いはプラズマエツチ
ングにより除去し得るようにする。これがため、第６図
に示す構体を得る。
本例において、得られた導電細条８は極めて短いチャン
ネル長を有する電界降下トランジスタのゲート電極とし
て用いる。この目的のため、細条８をマスクとして用い
て、ｎ型ソース領域１０およびドレイン領域１１をイオ
ン注入により自己整合して設ける。例えばリンイオンを
基板２に１回につき２．１０ Ｘｌ０１５原子／ｃｍ２
及び１００ ｋｅＶのエネルギーで注入する。臨界的
でないマスクによって領域９及びｌＯの他の境界を決め
、これら領域には後の工程で一般に既知のように金属化
接点を配設する。
ネル長を有する電界降下トランジスタのゲート電極とし
て用いる。この目的のため、細条８をマスクとして用い
て、ｎ型ソース領域１０およびドレイン領域１１をイオ
ン注入により自己整合して設ける。例えばリンイオンを
基板２に１回につき２．１０ Ｘｌ０１５原子／ｃｍ２
及び１００ ｋｅＶのエネルギーで注入する。臨界的
でないマスクによって領域９及びｌＯの他の境界を決め
、これら領域には後の工程で一般に既知のように金属化
接点を配設する。
必要に応じ、ゲート電極にも他の導体トラックへの接続
部或いは外部接続部を図の平面の外側に設けることがで
きる。
部或いは外部接続部を図の平面の外側に設けることがで
きる。
又導体トラック８は図の平面の外側で、例えばｐ型拡散
接点領域と接触し、この拡散接点領域はこの導体トラッ
ク８の下側の表面領域１１に隣接する。この場合には、
第７図に示す装置は、極めて狭いベース領域１１並びに
コレクク領域９及びエミック領域１０を夫々有する横方
向トランジスタを構成する。
接点領域と接触し、この拡散接点領域はこの導体トラッ
ク８の下側の表面領域１１に隣接する。この場合には、
第７図に示す装置は、極めて狭いベース領域１１並びに
コレクク領域９及びエミック領域１０を夫々有する横方
向トランジスタを構成する。
第８図には装置の構体の断面図を示し、第８図から明ら
かなように本発明による方法の利点が、写真食刻法と比
較して明瞭なものとなる。この場合、線図的に示された
多結晶トラック３の最小の幅はこれら技術により限定さ
れ、１乃至２μｍとなる。本発明の方法によれば、絶縁
層により被覆された係るトラックから出発し、珪化物か
ら成る高導電率及び例えば０．１ μｍの幅の２個の導
体トラック８，８′を形成する。かようにして多数の小
さな裂は目を有する平行な導体トラックを得ることがで
き、これは例えば電荷結合半導体装置（’ＣＣＤ）に有
利である。
かなように本発明による方法の利点が、写真食刻法と比
較して明瞭なものとなる。この場合、線図的に示された
多結晶トラック３の最小の幅はこれら技術により限定さ
れ、１乃至２μｍとなる。本発明の方法によれば、絶縁
層により被覆された係るトラックから出発し、珪化物か
ら成る高導電率及び例えば０．１ μｍの幅の２個の導
体トラック８，８′を形成する。かようにして多数の小
さな裂は目を有する平行な導体トラックを得ることがで
き、これは例えば電荷結合半導体装置（’ＣＣＤ）に有
利である。
例えば、反応性イオンエツチングと組合せた電子ビーム
リングラフィを用いて、約０．６ μｍの幅の多結晶珪
素トラック３を得ることができる。第９図に示すような
斯かる多結晶珪素トラックから出発し、例えば四極のＭ
ＯＳ ）ランジスタの２個の、例えば０．２ μｍの幅
の電極を上記技術により設けることができる。次にトラ
ック３をマスクとして用いてソース領域及びドレイン領
域のイオン注入を達成する。各素子の数字は前面と同一
の素子であることを示す。
リングラフィを用いて、約０．６ μｍの幅の多結晶珪
素トラック３を得ることができる。第９図に示すような
斯かる多結晶珪素トラックから出発し、例えば四極のＭ
ＯＳ ）ランジスタの２個の、例えば０．２ μｍの幅
の電極を上記技術により設けることができる。次にトラ
ック３をマスクとして用いてソース領域及びドレイン領
域のイオン注入を達成する。各素子の数字は前面と同一
の素子であることを示す。
第１Ｏ図には、本発明による方法で絶縁基板上に製造し
たコンデンサを示す。１９８３年７月１日に公開された
オランダ国特許出願第８１０５５９号明細書に記載され
た技術（特に第１０〜１５図）により、約２μｍの幅の
多結晶珪素トラックを製造することができ、これらトラ
ックは約０．５ μｍの条溝により互いに分離する。こ
のトラック及び条溝の元の位置は第１Ｏ図に寸法線１２
及び１３にて示す。本発明によれば初めに薄い酸化物層
によって被覆された珪素トラックをその側面に沿って珪
化物に変換した後、まず前記酸化物層を、次いで残存珪
素層を除去しＩＭ−るようにする。図の平面外側で相互
に接続される残存珪化物トラック８はコンデンサの第１
極板を構成する。次いで装置全体は、例えば酸化珪素か
ら成る薄い誘電体層１４と、コンデンサの第２極板を構
成する金属化層１５とにより被覆する。
たコンデンサを示す。１９８３年７月１日に公開された
オランダ国特許出願第８１０５５９号明細書に記載され
た技術（特に第１０〜１５図）により、約２μｍの幅の
多結晶珪素トラックを製造することができ、これらトラ
ックは約０．５ μｍの条溝により互いに分離する。こ
のトラック及び条溝の元の位置は第１Ｏ図に寸法線１２
及び１３にて示す。本発明によれば初めに薄い酸化物層
によって被覆された珪素トラックをその側面に沿って珪
化物に変換した後、まず前記酸化物層を、次いで残存珪
素層を除去しＩＭ−るようにする。図の平面外側で相互
に接続される残存珪化物トラック８はコンデンサの第１
極板を構成する。次いで装置全体は、例えば酸化珪素か
ら成る薄い誘電体層１４と、コンデンサの第２極板を構
成する金属化層１５とにより被覆する。
これがため第１０図に示す装置を得る。
本発明は上述の実施例に限定されるものではなく１種々
の変形が可能である。例えば第１乃至第７図に示すよう
な装置において、半導体領域の導電型を（同時に）変え
ることができる。さらに、第１０図に示す装置において
、トラック８の間の誘電体層１４を主要な部分に対して
省略することができる。
の変形が可能である。例えば第１乃至第７図に示すよう
な装置において、半導体領域の導電型を（同時に）変え
ることができる。さらに、第１０図に示す装置において
、トラック８の間の誘電体層１４を主要な部分に対して
省略することができる。
第１図乃至第６図は本発明方法により幅狭導体トラック
を製造する諸工程を示す断面図、第７図は第６図に示す
構体から出発して製造した絶縁ゲート電界効果トランジ
スタの構成を示す断面図、 第８図は本発明方法により製造した他の半導体装置の一
例を示す断面図、 第９図は四極Ｍ ［Ｉ Ｓ Ｔの構成を示す断面図、第
１０図は本発明方法により製造したコンデンサを示す断
面図である。 １・・・基板 ２・・・酸化珪素層 ３・・・多結晶珪素層 ４・・・窒化珪素層５・・・第
２酸化珪素層 ６・・・フォトラッカ一層７・・・金属
層 ８，８′・・・導体トラック９・・・コレクタ領域 １０ ・ソース領域（エミック領域） １１・・・ドレイン領域（ベース領域）１２、１３・・
・寸法線 １４・・・誘電体層１５・・・金属化層 特許出願人 エヌ・べ−・フィリップス・フルーイラン
ペンファブリケン
を製造する諸工程を示す断面図、第７図は第６図に示す
構体から出発して製造した絶縁ゲート電界効果トランジ
スタの構成を示す断面図、 第８図は本発明方法により製造した他の半導体装置の一
例を示す断面図、 第９図は四極Ｍ ［Ｉ Ｓ Ｔの構成を示す断面図、第
１０図は本発明方法により製造したコンデンサを示す断
面図である。 １・・・基板 ２・・・酸化珪素層 ３・・・多結晶珪素層 ４・・・窒化珪素層５・・・第
２酸化珪素層 ６・・・フォトラッカ一層７・・・金属
層 ８，８′・・・導体トラック９・・・コレクタ領域 １０ ・ソース領域（エミック領域） １１・・・ドレイン領域（ベース領域）１２、１３・・
・寸法線 １４・・・誘電体層１５・・・金属化層 特許出願人 エヌ・べ−・フィリップス・フルーイラン
ペンファブリケン
Claims (1)
- 【特許請求の範囲】 ■、 基板の少なくとも一部分に珪素層を被覆し、その
後珪素層の縁部の少なくとも一部分をこれに沿って導電
材料に変換し、珪素層の残部を選択材料除去処理により
除去して導電材料のパターンを製造するに当り、導電材
料は金属珪化物を具えることを特徴とする導電材料のパ
ターンを製造する方法。 ２、 珪素層に珪化防止層を被覆し、次いで珪化防止層
により被覆された珪素をパターン化した後全体に、珪素
の周縁に沿い珪素と相俟って金属珪化物を形成する金属
を被覆するようにしたことを特徴とする特許請求の範囲
第１項記載の導電材料のパターンを製造する方法。 ３、 珪素材料は、その端縁から少なくとも２０ｎｍ且
つ多くとも５００ｎｍの距離に亘って珪化物に変換する
ようにしたことを特徴とする特許請求の範囲第１項又は
第２項に記載の導電材料のパターンを製造する方法。 ４、 金属珪化物を珪化白金としたことを特徴とする特
許請求の範囲第１項、第２項又は第３項に記載の導電材
料のパターンを製造する方法。 ５、 基板は半導体本体を具え、該半導体本体の第１導
電型の表面区域に′ｓ２導電型の表面区域を形成し、こ
の際金属珪化物の導電トラックをマスクとして用いて第
２導電型を呈する不純物を導入して前記表面区域を形成
し少なくとも電界効果トランジスタのソース及びドレイ
ン区域を得るようにしたことを特徴とする特許請求の範
囲第１項乃至第４項のいずれかに記載の導電材料のパタ
ーンを製造する方法。 ６、 コンデンサの第１極板の一部分を形成する金属珪
化物に端縁全体が変換された多数の珪素トラックを設け
、次いで少なくとも金属珪化物を誘電体材料の層により
被覆し、更に該誘電体材料層を、前記コンデンサの第２
極板の一部分を形成する金属層により被覆するようにし
たことを特徴とする特許請求の範囲第１項乃至第３項の
いずれかに記載の導電材料のパターンを製造する方法。 ７、 前記珪素トラックは、多くとも２μの幅を有し、
互いに多くとも１μの幅の条溝によって離間された平行
細条を形成するようにしたことを特徴とする特許請求の
範囲第６項に記載の導電材料のパターンを製造する方法
。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL8303467A NL8303467A (nl) | 1983-10-10 | 1983-10-10 | Werkwijze voor het vervaardigen van een patroon van geleidend materiaal. |
| NL8303467 | 1983-10-10 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6097642A true JPS6097642A (ja) | 1985-05-31 |
Family
ID=19842528
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59211534A Pending JPS6097642A (ja) | 1983-10-10 | 1984-10-11 | 導電材料のパターンを造する方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4590093A (ja) |
| EP (1) | EP0142186B1 (ja) |
| JP (1) | JPS6097642A (ja) |
| DE (1) | DE3480973D1 (ja) |
| NL (1) | NL8303467A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4613402A (en) * | 1985-07-01 | 1986-09-23 | Eastman Kodak Company | Method of making edge-aligned implants and electrodes therefor |
| US4737828A (en) * | 1986-03-17 | 1988-04-12 | General Electric Company | Method for gate electrode fabrication and symmetrical and non-symmetrical self-aligned inlay transistors made therefrom |
| US4804438A (en) * | 1988-02-08 | 1989-02-14 | Eastman Kodak Company | Method of providing a pattern of conductive platinum silicide |
| FR2640808B1 (fr) * | 1988-12-20 | 1991-02-08 | Thomson Composants Militaires | Procede de fabrication d'electrodes de faible dimension, dans un circuit integre |
| KR920010433B1 (ko) * | 1990-07-10 | 1992-11-27 | 금성일렉트론 주식회사 | 자기정렬 방식에 의한 전하 촬상소자의 제조방법 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4287660A (en) * | 1974-05-21 | 1981-09-08 | U.S. Philips Corporation | Methods of manufacturing semiconductor devices |
| JPS56107582A (en) * | 1980-01-29 | 1981-08-26 | Nec Corp | Manufacture of semiconductor device |
| DE3174777D1 (en) * | 1980-10-23 | 1986-07-10 | Fairchild Camera Instr Co | Method of fabricating integrated circuit structure |
| JPS5893265A (ja) * | 1981-11-30 | 1983-06-02 | Toshiba Corp | キヤパシタの製造方法 |
| JPS5897854A (ja) * | 1981-12-08 | 1983-06-10 | Toshiba Corp | モノリシツク集積回路素子 |
-
1983
- 1983-10-10 NL NL8303467A patent/NL8303467A/nl not_active Application Discontinuation
-
1984
- 1984-10-05 EP EP84201431A patent/EP0142186B1/en not_active Expired
- 1984-10-05 US US06/658,108 patent/US4590093A/en not_active Expired - Fee Related
- 1984-10-05 DE DE8484201431T patent/DE3480973D1/de not_active Expired - Lifetime
- 1984-10-11 JP JP59211534A patent/JPS6097642A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| NL8303467A (nl) | 1985-05-01 |
| EP0142186A2 (en) | 1985-05-22 |
| US4590093A (en) | 1986-05-20 |
| EP0142186B1 (en) | 1990-01-03 |
| DE3480973D1 (de) | 1990-02-08 |
| EP0142186A3 (en) | 1985-06-19 |
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