JPH033389B2 - - Google Patents
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- JPH033389B2 JPH033389B2 JP56085909A JP8590981A JPH033389B2 JP H033389 B2 JPH033389 B2 JP H033389B2 JP 56085909 A JP56085909 A JP 56085909A JP 8590981 A JP8590981 A JP 8590981A JP H033389 B2 JPH033389 B2 JP H033389B2
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
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Description
【発明の詳細な説明】
本発明は電界効果型集積半導体装置の製造方法
に係る。更に具体的には、本発明は接点の間の絶
縁体がミクロン以下の厚さ寸法を有する誘導性材
料のパターンであるような、自己整合型の金属対
シリコン接点及びサブミクロンの接点対接点及び
金属対金属間隔を有する多結晶シリコン・ゲート
電極を達成する自己整合型金属プロセスに係る。
に係る。更に具体的には、本発明は接点の間の絶
縁体がミクロン以下の厚さ寸法を有する誘導性材
料のパターンであるような、自己整合型の金属対
シリコン接点及びサブミクロンの接点対接点及び
金属対金属間隔を有する多結晶シリコン・ゲート
電極を達成する自己整合型金属プロセスに係る。
半導体集積回路については、過去10年間の間に
集積密度が相当増大した。しかしながら、マイク
ロプロセツサ及びマイクロコンピユータのような
新しい応用面のためにより高い集積度、より速い
スイツチング速度並びにより小型のデバイスに関
する要求が益々大となつている。電界効果型トラ
ンジスタ技術は、バイポーラ技術と比較して回路
密度がより高度であること並びにプロセスがより
簡単であることゆえに、主メモリおよび低パフオ
ーマンスのロジツク・アレイにおいて支配的であ
る。
集積密度が相当増大した。しかしながら、マイク
ロプロセツサ及びマイクロコンピユータのような
新しい応用面のためにより高い集積度、より速い
スイツチング速度並びにより小型のデバイスに関
する要求が益々大となつている。電界効果型トラ
ンジスタ技術は、バイポーラ技術と比較して回路
密度がより高度であること並びにプロセスがより
簡単であることゆえに、主メモリおよび低パフオ
ーマンスのロジツク・アレイにおいて支配的であ
る。
半導体製造技術における非常に活動的な領域は
リソグラフイの技術における微細線及び線分離の
発生及び適用にあつた。リソグラフイツク・プロ
セスにおいて、ごく最近までに感光性フイルムを
露光するために殆んど排他的に光が用いられてき
た。しかしながら、光学的解像度の限界によつて
より微細な線幅及び線分離を得るための技術を更
に進歩させることは極めて困難である。線幅及び
線間隔における減少を得るための将来技術におい
て、電子ビーム及びＸ線露光のプロセスが非常に
重要であり且つ応用性のある技術である。リソグ
ラフイにおける問題点並びにそれらの可能な解決
方法についてはD.L.Critchlowの“High Speed
MOS FET Circuits Using Advanced
Lithography”、the Computer、Vol.9、No.２、
February 1976、pp.31〜37に示されている。そ
の刊行物においてｘ線及び電子ビーム・リソグラ
フイの装置にかかるコスト及び複雑さが論じられ
ている。
リソグラフイの技術における微細線及び線分離の
発生及び適用にあつた。リソグラフイツク・プロ
セスにおいて、ごく最近までに感光性フイルムを
露光するために殆んど排他的に光が用いられてき
た。しかしながら、光学的解像度の限界によつて
より微細な線幅及び線分離を得るための技術を更
に進歩させることは極めて困難である。線幅及び
線間隔における減少を得るための将来技術におい
て、電子ビーム及びＸ線露光のプロセスが非常に
重要であり且つ応用性のある技術である。リソグ
ラフイにおける問題点並びにそれらの可能な解決
方法についてはD.L.Critchlowの“High Speed
MOS FET Circuits Using Advanced
Lithography”、the Computer、Vol.9、No.２、
February 1976、pp.31〜37に示されている。そ
の刊行物においてｘ線及び電子ビーム・リソグラ
フイの装置にかかるコスト及び複雑さが論じられ
ている。
標準的なホトリソグラフイ技術を拡張し、電子
ビームもしくはＸ線リソグラフイのような高価且
つ複雑な技術の必要性を回避することによつて１
マイクロメータもしくはそれ以上の細い線幅及び
線間隔を得るための代替的努力なされてきた。そ
のような技術の１つが、H.B.Poggeの論文、
IBM Technical Disclosure Bulletin、
November 1976、Vol.No.６“Narrow Line
Widths Masking Method”に示されている。こ
の方法においては多孔性シリコンを用い、そして
その多孔性シリコンを酸化させる技術を用いてい
る。更に他の技術が、S.A.A.bbas等によつて
IBM Technical Disclosure Bulletin Vol.20、
No.４、September 1977、pp.1376〜1378において
示されている。このTDBにおいては多結晶シリ
コンの形成において窒化シリコンのような酸化ブ
ロツキング材の中間マスクをまず用いることによ
つてマスクとして形成されるところの多結晶シリ
コンマスキング層を用いることを示している。こ
の技術によつておよそ２マイクロメータ以下の線
寸法を得ることができる。T.N.Jackson等も論文
“Ａ Novel Sub−micron Fabrication
Technique”（March 1980、Semiconductor
International p.p.77〜83）を提示している。サ
ブミクロンの線幅及びデバイスを作るためのこの
方法は電子ビーム・リソグラフィを必要とせず、
選択的な端部メツキ技術を用いている。
UKP2003660においては、例えば基板上に金属を
設けるようにして金属の領域を付着させ、一方向
性プラズマ・エツチング技術を用いることによつ
て細い金属条片を形成するための方法を開示して
いる。USP4083098においては絶縁された基板上
に複数個に密接して配列された（ただし空気層分
離された）導電層を形成するための方法が開示さ
れている。その導電層を支持する絶縁体の下のシ
リコン本体に対するオーミツク接続は開示されて
いない。上記の技術は基板上に細い線を形成する
ための方法を示しているが、半導体デバイスの製
造に有効に用いるための完全な解決方法について
は示していない。即ち正確且つ有効な方法で半導
体基板の中に実際のデバイス素子を接触させるた
めにいかにしてそれらの技術が用いられるかにつ
いては明確に示していないのである。更に、第１
レベルのメタラージイ平坦性の問題及びそれのレ
ベルにおけるメタラージイの適度の導電性の問題
が存在する。
ビームもしくはＸ線リソグラフイのような高価且
つ複雑な技術の必要性を回避することによつて１
マイクロメータもしくはそれ以上の細い線幅及び
線間隔を得るための代替的努力なされてきた。そ
のような技術の１つが、H.B.Poggeの論文、
IBM Technical Disclosure Bulletin、
November 1976、Vol.No.６“Narrow Line
Widths Masking Method”に示されている。こ
の方法においては多孔性シリコンを用い、そして
その多孔性シリコンを酸化させる技術を用いてい
る。更に他の技術が、S.A.A.bbas等によつて
IBM Technical Disclosure Bulletin Vol.20、
No.４、September 1977、pp.1376〜1378において
示されている。このTDBにおいては多結晶シリ
コンの形成において窒化シリコンのような酸化ブ
ロツキング材の中間マスクをまず用いることによ
つてマスクとして形成されるところの多結晶シリ
コンマスキング層を用いることを示している。こ
の技術によつておよそ２マイクロメータ以下の線
寸法を得ることができる。T.N.Jackson等も論文
“Ａ Novel Sub−micron Fabrication
Technique”（March 1980、Semiconductor
International p.p.77〜83）を提示している。サ
ブミクロンの線幅及びデバイスを作るためのこの
方法は電子ビーム・リソグラフィを必要とせず、
選択的な端部メツキ技術を用いている。
UKP2003660においては、例えば基板上に金属を
設けるようにして金属の領域を付着させ、一方向
性プラズマ・エツチング技術を用いることによつ
て細い金属条片を形成するための方法を開示して
いる。USP4083098においては絶縁された基板上
に複数個に密接して配列された（ただし空気層分
離された）導電層を形成するための方法が開示さ
れている。その導電層を支持する絶縁体の下のシ
リコン本体に対するオーミツク接続は開示されて
いない。上記の技術は基板上に細い線を形成する
ための方法を示しているが、半導体デバイスの製
造に有効に用いるための完全な解決方法について
は示していない。即ち正確且つ有効な方法で半導
体基板の中に実際のデバイス素子を接触させるた
めにいかにしてそれらの技術が用いられるかにつ
いては明確に示していないのである。更に、第１
レベルのメタラージイ平坦性の問題及びそれのレ
ベルにおけるメタラージイの適度の導電性の問題
が存在する。
その他USP4234362等に開示されている技術に
おいてはほぼ水平の表面及びほぼ垂直の表面を有
するシリコン本体領域における形成を含むところ
の半導体本体上に細い寸法の、例えばサブミクロ
ンの領域を形成するための技術が開示されてい
る。ほぼ水平の及びほぼ垂直の表面の両方に非常
に細い寸法の層が形成される。実質的に垂直な層
を除去し、垂直層をほぼ元のままの状態に残すた
めに層に対して反応性イオン・エツチングが用い
られる。垂直層寸法は用いられる層の元の厚さに
依存して調整される。この技術においては、電界
効果型デバイスのように種々のタイプの集積回路
構造体のための半導体デバイス制御プロセスにお
いてこの細い寸法の領域を用いるための技術が重
点をおいて説明されている。
おいてはほぼ水平の表面及びほぼ垂直の表面を有
するシリコン本体領域における形成を含むところ
の半導体本体上に細い寸法の、例えばサブミクロ
ンの領域を形成するための技術が開示されてい
る。ほぼ水平の及びほぼ垂直の表面の両方に非常
に細い寸法の層が形成される。実質的に垂直な層
を除去し、垂直層をほぼ元のままの状態に残すた
めに層に対して反応性イオン・エツチングが用い
られる。垂直層寸法は用いられる層の元の厚さに
依存して調整される。この技術においては、電界
効果型デバイスのように種々のタイプの集積回路
構造体のための半導体デバイス制御プロセスにお
いてこの細い寸法の領域を用いるための技術が重
点をおいて説明されている。
非常に高密度の集積回路における主な問題点は
半導体集積回路における種々の素子及びデバイス
に対する電気的接点にある。デバイスの密度が増
加するにつれて種々のレベルにおけるメタラージ
イの導電性に関する問題が含まれる。最近これら
の問題に対する解決の方向はUSP3750268及び
USP3984822において示されるように導電層とし
て高度にドープされた多結晶シリコンを用いる方
向に向つている。しかしながらデバイスの密度が
増加するにつれて、デバイス間の絶縁、特に半導
体デバイスに接触する第１レベルのメタラージイ
における導電性並びに半導体集積回路におけるデ
バイス素子に対する複数のレベルのメタラージイ
の配列に関する問題点が依然として存在する。
半導体集積回路における種々の素子及びデバイス
に対する電気的接点にある。デバイスの密度が増
加するにつれて種々のレベルにおけるメタラージ
イの導電性に関する問題が含まれる。最近これら
の問題に対する解決の方向はUSP3750268及び
USP3984822において示されるように導電層とし
て高度にドープされた多結晶シリコンを用いる方
向に向つている。しかしながらデバイスの密度が
増加するにつれて、デバイス間の絶縁、特に半導
体デバイスに接触する第１レベルのメタラージイ
における導電性並びに半導体集積回路におけるデ
バイス素子に対する複数のレベルのメタラージイ
の配列に関する問題点が依然として存在する。
２重の多結晶シリコン多重層構造体を形成する
ための通常の方法においては、層の間の絶縁体と
して二酸化シリコンが用いられる。２つの多結晶
層の間の二酸化シリコン層の厚さはFET型のデ
バイスが形成されているシリコンゲート酸化物の
厚さに直接関連するのが普通である。通常の熱酸
化技術が二酸化シリコン層を形成するために用い
られる。
ための通常の方法においては、層の間の絶縁体と
して二酸化シリコンが用いられる。２つの多結晶
層の間の二酸化シリコン層の厚さはFET型のデ
バイスが形成されているシリコンゲート酸化物の
厚さに直接関連するのが普通である。通常の熱酸
化技術が二酸化シリコン層を形成するために用い
られる。
本発明の目的は、シリコン・ゲート電極とソー
ス／ドレイン用金属電極の両側面に隣接する絶縁
体の幅を狭小にすると共に該絶縁体の垂直側面を
利用して金属電極をソース／ドレイン領域に自己
整合することができる集積回路の製造方法を提供
することにある。
ス／ドレイン用金属電極の両側面に隣接する絶縁
体の幅を狭小にすると共に該絶縁体の垂直側面を
利用して金属電極をソース／ドレイン領域に自己
整合することができる集積回路の製造方法を提供
することにある。
シリコンが好ましい単結晶半導体の本体の上に
細い寸法の誘電性領域のパターンを有するFET
集積回路を形成するための方法は、シリコン本体
を与え、その本体の主表面上に第１の絶縁層を形
成するプロセスを含む。続いて高度にドーブされ
た多結晶シリコン層及び窒化シリコン層が第１の
絶縁層の上にい形成される。ほぼ水平の表面及び
ほぼ垂直の表面を有する構造体を生じる方向性反
応イオン・エツチングを用いることによつてその
窒化シリコン及び多結晶層に開口が設けられい
る。それらの開口は集積回路におけるFETのゲ
ート領域となるように指定された領域に形成され
る。次に第２の絶縁層が上記ほぼ水平の表面及び
上記ほぼ垂直の表面の両方に付着される。第２の
絶縁層の厚さは半導体（シリコンが望ましい）上
に最終的に細い寸法の誘電性領域を形成するのに
望ましい厚さである。その構造体は垂直方向に方
向性を示す反応イオン・エツチングの雰囲気にお
かれ、水平表面から第２の絶縁層がほぼ除去され
る。この方向性エツチングは多結晶シリコンの垂
直領域における絶縁層に対しては大きい影響を与
えない。半導体本体はドーパントを多結晶シリコ
ン層から該層と密接する半導体本体内へ適当にド
ライブ・ダウン（drive down）するために加熱
サイクルを受ける。ゲート誘電層が形成される。
多結晶の第２のドープされた層が形成され、ポリ
イミドもしくはフオトレジストのようなプラスチ
ツク層がその上に被覆される。第２の多結晶シリ
コン層及びプラスチツク層は窒化シリコン層が露
出するまで反応イオン・エツチングを用いて同じ
エツチング率でエツチングされる。残りの第２の
多結晶層においてパターンが形成され、その第２
の多結晶層の表面に二酸化シリコン層が熱的に成
長される。次に露出した窒化シリコン及び第１の
多結晶シリコン領域がシリコン本体表面において
自立した細い寸法の誘電性領域を残すようにエツ
チングすることによつて除去される。厳密でない
マスキング技術を用いることによつて、第２の多
結晶シリコンを覆う二酸化シリコン層の部分及び
細い寸法の誘電性領域の部分のFET領域から離
れた領域が除去される。１つないしそれ以上の広
範囲の種々の材料からなる誘電性層がリフト・オ
フ（lift−off）マスクを用いてソース／ドレイン
PN領域に対する接点を形成するために細い寸法
の領域並びにシリコン本体の上に付着される。裸
のシリコン上に導電層が形成される場合には、そ
れに対してオーミツク接点を形成することができ
る。その表面を平坦にするためにこの導電層の上
にポリイミドもしくはフオトレジストのようなプ
ラスチツク材が付着される。次にその構造体は反
応性イオン・エツチングの雰囲気におかれ、細い
寸法の領域の頂上部に達するまの導電層がプラス
チツク層と共に均一にエツチングされる。次に導
電層及び多結晶シリコン・ゲート電極の他の部分
から導電層の部分を分離する細い寸法の誘電性絶
縁部を有するほぼ平坦な導電層を形成するために
残りのプラスチツク材が除去される。
細い寸法の誘電性領域のパターンを有するFET
集積回路を形成するための方法は、シリコン本体
を与え、その本体の主表面上に第１の絶縁層を形
成するプロセスを含む。続いて高度にドーブされ
た多結晶シリコン層及び窒化シリコン層が第１の
絶縁層の上にい形成される。ほぼ水平の表面及び
ほぼ垂直の表面を有する構造体を生じる方向性反
応イオン・エツチングを用いることによつてその
窒化シリコン及び多結晶層に開口が設けられい
る。それらの開口は集積回路におけるFETのゲ
ート領域となるように指定された領域に形成され
る。次に第２の絶縁層が上記ほぼ水平の表面及び
上記ほぼ垂直の表面の両方に付着される。第２の
絶縁層の厚さは半導体（シリコンが望ましい）上
に最終的に細い寸法の誘電性領域を形成するのに
望ましい厚さである。その構造体は垂直方向に方
向性を示す反応イオン・エツチングの雰囲気にお
かれ、水平表面から第２の絶縁層がほぼ除去され
る。この方向性エツチングは多結晶シリコンの垂
直領域における絶縁層に対しては大きい影響を与
えない。半導体本体はドーパントを多結晶シリコ
ン層から該層と密接する半導体本体内へ適当にド
ライブ・ダウン（drive down）するために加熱
サイクルを受ける。ゲート誘電層が形成される。
多結晶の第２のドープされた層が形成され、ポリ
イミドもしくはフオトレジストのようなプラスチ
ツク層がその上に被覆される。第２の多結晶シリ
コン層及びプラスチツク層は窒化シリコン層が露
出するまで反応イオン・エツチングを用いて同じ
エツチング率でエツチングされる。残りの第２の
多結晶層においてパターンが形成され、その第２
の多結晶層の表面に二酸化シリコン層が熱的に成
長される。次に露出した窒化シリコン及び第１の
多結晶シリコン領域がシリコン本体表面において
自立した細い寸法の誘電性領域を残すようにエツ
チングすることによつて除去される。厳密でない
マスキング技術を用いることによつて、第２の多
結晶シリコンを覆う二酸化シリコン層の部分及び
細い寸法の誘電性領域の部分のFET領域から離
れた領域が除去される。１つないしそれ以上の広
範囲の種々の材料からなる誘電性層がリフト・オ
フ（lift−off）マスクを用いてソース／ドレイン
PN領域に対する接点を形成するために細い寸法
の領域並びにシリコン本体の上に付着される。裸
のシリコン上に導電層が形成される場合には、そ
れに対してオーミツク接点を形成することができ
る。その表面を平坦にするためにこの導電層の上
にポリイミドもしくはフオトレジストのようなプ
ラスチツク材が付着される。次にその構造体は反
応性イオン・エツチングの雰囲気におかれ、細い
寸法の領域の頂上部に達するまの導電層がプラス
チツク層と共に均一にエツチングされる。次に導
電層及び多結晶シリコン・ゲート電極の他の部分
から導電層の部分を分離する細い寸法の誘電性絶
縁部を有するほぼ平坦な導電層を形成するために
残りのプラスチツク材が除去される。
その方法は種々のFET製品を形成するために
用いることができる。これの構造体は適当なPN
接合、ゲート誘電材及び電極構造体、PN接点領
域並びにそれらの素子が形成された半導体本体に
対する開口部を形成するために前記の方法を適当
に変更することにより形成される。ロジツク及び
メモリFET集積回路は、適当な導電性を有する
メタラージイ層、良好な平坦性、それに付随する
歩留り及び信頼性を有する高密度の好ましい結果
を与えるためにこれらの方法に従つて形成するこ
とができる。
用いることができる。これの構造体は適当なPN
接合、ゲート誘電材及び電極構造体、PN接点領
域並びにそれらの素子が形成された半導体本体に
対する開口部を形成するために前記の方法を適当
に変更することにより形成される。ロジツク及び
メモリFET集積回路は、適当な導電性を有する
メタラージイ層、良好な平坦性、それに付随する
歩留り及び信頼性を有する高密度の好ましい結果
を与えるためにこれらの方法に従つて形成するこ
とができる。
その方法は短チヤネルFET集積回路を形成す
るように適用することができる。この構造体はシ
リコン本体の主表面上に細い寸法の誘電性領域の
パターンを有する半導体本体を含む。ゲート誘電
層が細い寸法の領域のある部分の間において主表
面上に配置される。PN接合ソース／ドレイン領
域は細い寸法の領域のある部分の直下に配置さ
れ、そのゲート誘電層の下の短チヤネルと関連付
けられる。多結晶シリコン・ゲート電極はある細
い寸法の領域の間のゲート誘電層の表面に配置さ
れる。金属電気接点が上記PN接合領域の端部に
対して形成されるとともに残りの細い寸法の領域
の間の空間が充填される。これらの接点は細い寸
法領域に対して自己整合され、細い寸法の領域の
頂上部とほぼ同じ面にある。
るように適用することができる。この構造体はシ
リコン本体の主表面上に細い寸法の誘電性領域の
パターンを有する半導体本体を含む。ゲート誘電
層が細い寸法の領域のある部分の間において主表
面上に配置される。PN接合ソース／ドレイン領
域は細い寸法の領域のある部分の直下に配置さ
れ、そのゲート誘電層の下の短チヤネルと関連付
けられる。多結晶シリコン・ゲート電極はある細
い寸法の領域の間のゲート誘電層の表面に配置さ
れる。金属電気接点が上記PN接合領域の端部に
対して形成されるとともに残りの細い寸法の領域
の間の空間が充填される。これらの接点は細い寸
法領域に対して自己整合され、細い寸法の領域の
頂上部とほぼ同じ面にある。
第１図乃至第１１図を参照すると、FET集積
回路を形成するための自己整合金属プロセスを用
いる第１の実施例が示されている。そのプロセス
はＮチヤネルMOS FET集積回路を形成するよ
うに示されている。しかしながら、トランジスタ
の種々の素子及びそれと関連する領域の極性を単
に反転させることによつてＰチヤネルFETを形
成し得ることは言うまでもない。第１図は非常に
高密度のFET集積回路構造体を形成するために
用いられるシリコン本体の小さい部分を拡大して
示す図である。20乃至100ohm−cmの抵抗率をす
る真性に近いＰ型基板２がこの方法のための基板
として好ましい基板である。その代りに10乃至
20ohm−cmの抵抗率を有する単結晶シリコンより
なるｐ型基板をこの方法の基本的な構造体として
用いることができる。軽くドープされたＰエピタ
キシイを有するＰ＋基板を用いることもできる。
回路を形成するための自己整合金属プロセスを用
いる第１の実施例が示されている。そのプロセス
はＮチヤネルMOS FET集積回路を形成するよ
うに示されている。しかしながら、トランジスタ
の種々の素子及びそれと関連する領域の極性を単
に反転させることによつてＰチヤネルFETを形
成し得ることは言うまでもない。第１図は非常に
高密度のFET集積回路構造体を形成するために
用いられるシリコン本体の小さい部分を拡大して
示す図である。20乃至100ohm−cmの抵抗率をす
る真性に近いＰ型基板２がこの方法のための基板
として好ましい基板である。その代りに10乃至
20ohm−cmの抵抗率を有する単結晶シリコンより
なるｐ型基板をこの方法の基本的な構造体として
用いることができる。軽くドープされたＰエピタ
キシイを有するＰ＋基板を用いることもできる。
第１の一連の方法ステツプは基板２における単
結晶シリコンの他の領域から単結晶シリコンのあ
る領域を絶縁するための絶縁手段の形成プロセス
を含む。その絶縁は二酸化シリコン、ガラス等の
ような材料を用いる部分誘電性絶縁部１０の好ま
しいパターンがFETデバイスを最終的に形成す
る単結晶シリコンの表面領域を画成する。誘電性
絶縁部の下には基板及び誘電性絶縁部の間の界面
における表面漏洩を阻止するためのＰイオン注入
領域８が設けられる。このタイプの誘電性絶縁領
域を形成する為の種々の従来技術が存在する。
UKP1323850、UPS3648129及びUPS4104086に
示されるようなプロセスを用いることが好まし
い。これらの従来技術において部分的誘電絶縁領
域１０を形成するためのプロセスが詳しく示され
ている。しかしながらそのプロセスは単にシリコ
ン本体の上に二酸化シリコン層４を形成すること
を示すに過ぎない。その上に窒化シリコンの層６
が形成される。層４及６は誘電性絶縁領域を有す
るように指定された領域において通常のリソグラ
フイによつて除去される。Ｐ領域８は第１図の構
造体を形成するために不純物としてホウ素を用い
るイオン注入によつて形成される。その構造体は
二酸化シリコン誘電絶縁領域１０が形成されるま
で酸化雰囲気におかれる。第２図の構造体を得る
ために層４及び６がエツチングによつて除去され
る。二酸化シリコンの絶縁層１１及び窒化シリコ
ンの絶縁層１２が本体の表面上に形成される。第
３図に示されるように能動的デバイス領域におけ
る層１１，１２を除去するために通常のリソグラ
フイ及びエツチング技術が用いられる。
結晶シリコンの他の領域から単結晶シリコンのあ
る領域を絶縁するための絶縁手段の形成プロセス
を含む。その絶縁は二酸化シリコン、ガラス等の
ような材料を用いる部分誘電性絶縁部１０の好ま
しいパターンがFETデバイスを最終的に形成す
る単結晶シリコンの表面領域を画成する。誘電性
絶縁部の下には基板及び誘電性絶縁部の間の界面
における表面漏洩を阻止するためのＰイオン注入
領域８が設けられる。このタイプの誘電性絶縁領
域を形成する為の種々の従来技術が存在する。
UKP1323850、UPS3648129及びUPS4104086に
示されるようなプロセスを用いることが好まし
い。これらの従来技術において部分的誘電絶縁領
域１０を形成するためのプロセスが詳しく示され
ている。しかしながらそのプロセスは単にシリコ
ン本体の上に二酸化シリコン層４を形成すること
を示すに過ぎない。その上に窒化シリコンの層６
が形成される。層４及６は誘電性絶縁領域を有す
るように指定された領域において通常のリソグラ
フイによつて除去される。Ｐ領域８は第１図の構
造体を形成するために不純物としてホウ素を用い
るイオン注入によつて形成される。その構造体は
二酸化シリコン誘電絶縁領域１０が形成されるま
で酸化雰囲気におかれる。第２図の構造体を得る
ために層４及び６がエツチングによつて除去され
る。二酸化シリコンの絶縁層１１及び窒化シリコ
ンの絶縁層１２が本体の表面上に形成される。第
３図に示されるように能動的デバイス領域におけ
る層１１，１２を除去するために通常のリソグラ
フイ及びエツチング技術が用いられる。
第１の絶縁層１１，１２は二酸化シリコン及び
窒化シリコンから形成されるように示されてい
る。しかしながら第１の絶縁層１１，１２は二酸
化シリコン、窒化シリコン、三酸化アルミニウム
或いはそれらを組合わせたものの任意のものを用
いることができる。その層は例えば熱二酸化シリ
コン層を形成するために約970℃の温度の酸素も
しくは酸素−水蒸気の雰囲気において熱的に成長
させることができる。二酸化シリコンを形成する
ための第２の方法においては、大気圧もしくは低
圧の条件の下において約450℃のSiH4及びO2、も
しくは約800℃のSiH2Cl2及びN2Oを用いる化学
蒸着プロセスがある。通常窒化シリコンの付着層
は次のようなプロセス条件を用いるい化学蒸着に
よつて形成される。即ちUSP4089992に示される
ような大気圧もしくは低圧の条件の下において約
800℃の温度のSiH4、NH3及びN2のキヤリア・
ガスが用いられる。絶縁層１２は厚さがおよそ
1500〓である。
窒化シリコンから形成されるように示されてい
る。しかしながら第１の絶縁層１１，１２は二酸
化シリコン、窒化シリコン、三酸化アルミニウム
或いはそれらを組合わせたものの任意のものを用
いることができる。その層は例えば熱二酸化シリ
コン層を形成するために約970℃の温度の酸素も
しくは酸素−水蒸気の雰囲気において熱的に成長
させることができる。二酸化シリコンを形成する
ための第２の方法においては、大気圧もしくは低
圧の条件の下において約450℃のSiH4及びO2、も
しくは約800℃のSiH2Cl2及びN2Oを用いる化学
蒸着プロセスがある。通常窒化シリコンの付着層
は次のようなプロセス条件を用いるい化学蒸着に
よつて形成される。即ちUSP4089992に示される
ような大気圧もしくは低圧の条件の下において約
800℃の温度のSiH4、NH3及びN2のキヤリア・
ガスが用いられる。絶縁層１２は厚さがおよそ
1500〓である。
多結晶シリコンの被覆層１８が例えば約500乃
至1000℃の温度範囲な水素雰囲気においてシラン
を用いることによつてウエハ全体の上に付着され
る。多結晶シリコンの動作し得る厚さは約7000乃
至12000Åの間にあつて、10000Åが好ましい。一
般的に、第１の多結晶シリコン層はおよそ金属の
厚さに等しいことが好ましい。もしもそれがずつ
と高いならば、その部分が金属から突出し過ぎ、
第１レベルの非平坦性が生じる。もしもその部分
があまりにも低いならば、金属の平坦化及びその
金属の切断が更に困難になる。多結晶シリコン層
へのN+型不純物のドーピングは多結晶シリコン
層の付着の際にＮ＋の不純物がドープされること
によつて、或いは多結晶シリコン層の付着に続い
てＮ＋不純物をイオン注入することによつて形成
される。このドーピングのためにはリンが適当な
不純物である。多結晶のシリコン層は第１の絶縁
層１１，１２の無い領域においてシリコン本体に
対して接触している。例えば厚さが約500Åであ
る窒化シリコン層２０は第４図の構造体を得るた
めに800℃においてSiH4及びN2を分解することに
よつて化学蒸着される。その窒化シリコン層の代
りに他の適当な絶縁層或いは絶縁層の組合せを用
いることができる。
至1000℃の温度範囲な水素雰囲気においてシラン
を用いることによつてウエハ全体の上に付着され
る。多結晶シリコンの動作し得る厚さは約7000乃
至12000Åの間にあつて、10000Åが好ましい。一
般的に、第１の多結晶シリコン層はおよそ金属の
厚さに等しいことが好ましい。もしもそれがずつ
と高いならば、その部分が金属から突出し過ぎ、
第１レベルの非平坦性が生じる。もしもその部分
があまりにも低いならば、金属の平坦化及びその
金属の切断が更に困難になる。多結晶シリコン層
へのN+型不純物のドーピングは多結晶シリコン
層の付着の際にＮ＋の不純物がドープされること
によつて、或いは多結晶シリコン層の付着に続い
てＮ＋不純物をイオン注入することによつて形成
される。このドーピングのためにはリンが適当な
不純物である。多結晶のシリコン層は第１の絶縁
層１１，１２の無い領域においてシリコン本体に
対して接触している。例えば厚さが約500Åであ
る窒化シリコン層２０は第４図の構造体を得るた
めに800℃においてSiH4及びN2を分解することに
よつて化学蒸着される。その窒化シリコン層の代
りに他の適当な絶縁層或いは絶縁層の組合せを用
いることができる。
集積回路のゲート領域となるように指定された
領域の上においてこの窒化シリコン層２０に開口
を形成するために標準的なフオトリソグラフイ及
びエツチング技術を用いることができる。この窒
化シリコン・マスクを用いて、その構造体が下記
の様な条件の多結晶シリコンのための反応イオン
もしくはプラズマ・エツチングの雰囲気内に配置
される。
領域の上においてこの窒化シリコン層２０に開口
を形成するために標準的なフオトリソグラフイ及
びエツチング技術を用いることができる。この窒
化シリコン・マスクを用いて、その構造体が下記
の様な条件の多結晶シリコンのための反応イオン
もしくはプラズマ・エツチングの雰囲気内に配置
される。
上記条件は例えば、CF4／アルゴン、Cl2／ア
ルゴンもしくはCCl4／アルゴン、SF6もしくは
SF6＋Cl2、RF平行プレート構造体、約10ミクロ
ンの圧力、0.16ワツト／cm2の電力密度並びに10
c.c.／分の流量率である。
ルゴンもしくはCCl4／アルゴン、SF6もしくは
SF6＋Cl2、RF平行プレート構造体、約10ミクロ
ンの圧力、0.16ワツト／cm2の電力密度並びに10
c.c.／分の流量率である。
反応イオン・エツチング・プロセスはそれが単
結晶シリコン本体２に達すると完了する。得られ
た構造体は水平表面及び垂直表面を有する。
結晶シリコン本体２に達すると完了する。得られ
た構造体は水平表面及び垂直表面を有する。
形状適合性の（conformal）層２６がそのほぼ
水平の表面及びほぼ垂直の表面（図示されず）の
両方に付着される。この形状適合性の層２６はそ
の典型例として化学蒸着によつて形成される。こ
の形状適合層は形成されたままで電気的絶縁体と
なるか、あるいは絶縁体へ変化され得るものでな
ければならない。層２６として、二酸化シリコ
ン、窒化シリコン、三酸化アルミニウム並びにこ
れらの材料の多結晶シリコンとの結合体の様ない
くつかの絶縁体の１つを用い得る。この実施例に
用いられる形状適合層２６は約3000ないし10000
Å（約6000Åが好ましい）の厚さを有する二酸化
シリコンである。
水平の表面及びほぼ垂直の表面（図示されず）の
両方に付着される。この形状適合性の層２６はそ
の典型例として化学蒸着によつて形成される。こ
の形状適合層は形成されたままで電気的絶縁体と
なるか、あるいは絶縁体へ変化され得るものでな
ければならない。層２６として、二酸化シリコ
ン、窒化シリコン、三酸化アルミニウム並びにこ
れらの材料の多結晶シリコンとの結合体の様ない
くつかの絶縁体の１つを用い得る。この実施例に
用いられる形状適合層２６は約3000ないし10000
Å（約6000Åが好ましい）の厚さを有する二酸化
シリコンである。
その構造体が形状適合層２６の材料のための適
当な反応イオン・エツチング雰囲気の中に置かれ
る。例えば、二酸化シリコンのエツチングにおい
ては、約10対１の二酸化シリコン対シリコンのエ
ツチング率となる様な条件が好ましい。水平面か
ら二酸化シリコンが全部除去されることを保証す
るために過度のエツチングを行なうことが必要で
あり、及びもしくはエツチング停止インデイケー
タが用いられる。反応イオン・エツチング・プロ
セスによつて層２６の水平部分が実質的に除去さ
れ、第５図に示される様にシリコン本体上に細い
寸法の垂直領域２６のパターンが形成される。第
１の多結晶シリコン層１８からの外方拡散によつ
てソース／ドレインＮ＋領域１９が形成される。
これは基体を約1000℃、約30分の典型的な加熱サ
イクルで加熱することによつて達成される。
当な反応イオン・エツチング雰囲気の中に置かれ
る。例えば、二酸化シリコンのエツチングにおい
ては、約10対１の二酸化シリコン対シリコンのエ
ツチング率となる様な条件が好ましい。水平面か
ら二酸化シリコンが全部除去されることを保証す
るために過度のエツチングを行なうことが必要で
あり、及びもしくはエツチング停止インデイケー
タが用いられる。反応イオン・エツチング・プロ
セスによつて層２６の水平部分が実質的に除去さ
れ、第５図に示される様にシリコン本体上に細い
寸法の垂直領域２６のパターンが形成される。第
１の多結晶シリコン層１８からの外方拡散によつ
てソース／ドレインＮ＋領域１９が形成される。
これは基体を約1000℃、約30分の典型的な加熱サ
イクルで加熱することによつて達成される。
第６図を参照すると、適当なドーズ量のホウ素
の低エネルギにおけるイオン注入によつて或る細
い寸法の領域２６の間の露出したシリコン本体の
主表面におけるＰ領域２４が形成される。Ｐ領域
２４は能動領域に形成されるFETデバイスのた
めのチヤネルである。このプロセスの結果が第６
図に示されている。
の低エネルギにおけるイオン注入によつて或る細
い寸法の領域２６の間の露出したシリコン本体の
主表面におけるＰ領域２４が形成される。Ｐ領域
２４は能動領域に形成されるFETデバイスのた
めのチヤネルである。このプロセスの結果が第６
図に示されている。
第６図の構造体は次に二酸化シリコン・ゲート
誘電体２８を形成するために、熱酸化雰囲気にさ
らされる。ゲート誘電体の厚さは約200ないし500
Å（約450Åが好ましい）である。
誘電体２８を形成するために、熱酸化雰囲気にさ
らされる。ゲート誘電体の厚さは約200ないし500
Å（約450Åが好ましい）である。
Ｎ＋のドープされた多結晶シリコン３０の第２
の層が第７図に示される様に構造体の全主表面上
に前述と同様の手順で形成される。Ｎ＋のドープ
はそのまま付着される際に、あるいは多結晶シリ
コンの付着の後リンのイオン注入によつて行なわ
れる。Ｎ＋多結晶シリコン層３０の上にフオトレ
ジストないしポリイミド層３１が全体に付着され
る。その構造体は選択されたフオトレジスト材３
１及びＮ＋多結晶シリコン３０間の同等のエツチ
ング率の呈する反応イオン・エツチング雰囲気に
置かれる。全体的なイオン・エツチングが、第８
図の様に指定されたゲート電極領域にのみ多結晶
シリコン３０が残つた状態を呈する様に窒化シリ
コン層２０に達する迄連続される。多結晶シリコ
ン３０にパターンにおけるパターン形成の後、厚
さ約400Åの二酸化シリコン層３２が、第８図の
構造体を生じる様に第２多結晶シリコン・ゲート
電極領域３０の表面上に成長される。窒化シリコ
ン層２０が熱いリン酸H3PO4によつて除去され
る。その構造体は、残りの第１多結晶シリコン層
１８を除去し、第９図の構造体を形成すべく、多
結晶シリコンのための反応イオン・エツチング雰
囲気に置かれる。厳密でないマスクを用いる事に
よつて、二酸化シリコン３２及び２６の部分が
FET領域から除去される。
の層が第７図に示される様に構造体の全主表面上
に前述と同様の手順で形成される。Ｎ＋のドープ
はそのまま付着される際に、あるいは多結晶シリ
コンの付着の後リンのイオン注入によつて行なわ
れる。Ｎ＋多結晶シリコン層３０の上にフオトレ
ジストないしポリイミド層３１が全体に付着され
る。その構造体は選択されたフオトレジスト材３
１及びＮ＋多結晶シリコン３０間の同等のエツチ
ング率の呈する反応イオン・エツチング雰囲気に
置かれる。全体的なイオン・エツチングが、第８
図の様に指定されたゲート電極領域にのみ多結晶
シリコン３０が残つた状態を呈する様に窒化シリ
コン層２０に達する迄連続される。多結晶シリコ
ン３０にパターンにおけるパターン形成の後、厚
さ約400Åの二酸化シリコン層３２が、第８図の
構造体を生じる様に第２多結晶シリコン・ゲート
電極領域３０の表面上に成長される。窒化シリコ
ン層２０が熱いリン酸H3PO4によつて除去され
る。その構造体は、残りの第１多結晶シリコン層
１８を除去し、第９図の構造体を形成すべく、多
結晶シリコンのための反応イオン・エツチング雰
囲気に置かれる。厳密でないマスクを用いる事に
よつて、二酸化シリコン３２及び２６の部分が
FET領域から除去される。
適当なリフト・オフ（lift−off）マスクを用い
て、細い寸法の誘電領域２６、ゲート電極領域３
０，３２、並びにそれらの間の領域に金属層３４
が付着される。よつて、シリコン本体におけるソ
ース／ドレイン領域１９の様な、PN接合素子へ
の接点開孔を有する細い寸法の誘電性領域の間の
領域において、金属はそれらの領域にオーミツク
に接触される。その金属層は細い寸法の誘電性領
域２６及びゲート電極領域３０，３２上に丘状の
表面を形成するので構造体は完全には平坦なもの
ではない。好ましい金属層は蒸着もしくはスパツ
タリングを用いて付着されたアルミニウム−銅の
層である。全体的に付着されるブランケツト金属
として用い得る多の金属としては、アルミニウ
ム、クロム／アルミニウム−銅がある。平坦でな
いブランケツト金属化構造体はその金属層の上へ
プラスチツク材３５を全体的にブランケツト付着
させることによつて平坦化される。このプラスチ
ツク材は典型例としてフオトレジストもしくはポ
リイミド材等を用い得る。プラスチツク材は100
秒間、4500rpmの如き通常の方法でウエハの表面
上においてスピニングされる。ポリイミドは15分
間80℃で、次に20分間300℃でゆつくりと硬化さ
れる。できた構造体が第１０図に示される。平坦
化された構造体が反応イオン・エツチング雰囲気
に置かれる。CCl4／Ar雰囲気、100ミクロンHg、
0.25ワツト／cm2で典型的にエツチバツク
（etchback）が実施される。反応イオン・エツチ
ングによつて、細い寸法の誘電領域２６の頂上部
に達する迄プラスチツク及び金属層が均一にエツ
チングされる。残りのプラスチツク材は例えば酸
素アツシング（ashing）あるいは他の適当なプロ
セスによつて除去される。そのプロセスの結果が
第１１図に示されるほぼ平坦な構造体である。ソ
ース／ドレイン金属接点が３４で、ゲート電極が
３０で示されている。
て、細い寸法の誘電領域２６、ゲート電極領域３
０，３２、並びにそれらの間の領域に金属層３４
が付着される。よつて、シリコン本体におけるソ
ース／ドレイン領域１９の様な、PN接合素子へ
の接点開孔を有する細い寸法の誘電性領域の間の
領域において、金属はそれらの領域にオーミツク
に接触される。その金属層は細い寸法の誘電性領
域２６及びゲート電極領域３０，３２上に丘状の
表面を形成するので構造体は完全には平坦なもの
ではない。好ましい金属層は蒸着もしくはスパツ
タリングを用いて付着されたアルミニウム−銅の
層である。全体的に付着されるブランケツト金属
として用い得る多の金属としては、アルミニウ
ム、クロム／アルミニウム−銅がある。平坦でな
いブランケツト金属化構造体はその金属層の上へ
プラスチツク材３５を全体的にブランケツト付着
させることによつて平坦化される。このプラスチ
ツク材は典型例としてフオトレジストもしくはポ
リイミド材等を用い得る。プラスチツク材は100
秒間、4500rpmの如き通常の方法でウエハの表面
上においてスピニングされる。ポリイミドは15分
間80℃で、次に20分間300℃でゆつくりと硬化さ
れる。できた構造体が第１０図に示される。平坦
化された構造体が反応イオン・エツチング雰囲気
に置かれる。CCl4／Ar雰囲気、100ミクロンHg、
0.25ワツト／cm2で典型的にエツチバツク
（etchback）が実施される。反応イオン・エツチ
ングによつて、細い寸法の誘電領域２６の頂上部
に達する迄プラスチツク及び金属層が均一にエツ
チングされる。残りのプラスチツク材は例えば酸
素アツシング（ashing）あるいは他の適当なプロ
セスによつて除去される。そのプロセスの結果が
第１１図に示されるほぼ平坦な構造体である。ソ
ース／ドレイン金属接点が３４で、ゲート電極が
３０で示されている。
第１２図に第１１図の構造体の断面図が示され
る。第１１図は第１２図の１１−１１に沿つた断
面図である。金属部の幅及び金属部間の間隔が従
来技術におけるデバイスの寸法を決定するが、こ
こではデバイス寸法は主としてシリコン・プロセ
スのリソグラフイが決定する。更に平坦な第１レ
ベル金属部が得られる。同じリソグラフイ上の基
本的な方式に関してより高い密度が得られる。加
えて、100％の拡散部及びゲート領域の被覆を行
なう事ができる。第１２図において、金属パター
ンがＮ＋多結晶シリコン・パターン３０に対して
その端部において接触する様子を示している。そ
の金属接触は、多結晶シリコン・パターン３０を
覆う二酸化シリコン層３２が厳密でないマスクを
用いて初期において除去された領域において行な
う。代りに、二酸化シリコン３２内の接点開口を
通してより高いレベルのメタライゼーシヨン・パ
ターンによつて多結晶シリコン・パターン３０に
対する接触を行なわせることができる。
る。第１１図は第１２図の１１−１１に沿つた断
面図である。金属部の幅及び金属部間の間隔が従
来技術におけるデバイスの寸法を決定するが、こ
こではデバイス寸法は主としてシリコン・プロセ
スのリソグラフイが決定する。更に平坦な第１レ
ベル金属部が得られる。同じリソグラフイ上の基
本的な方式に関してより高い密度が得られる。加
えて、100％の拡散部及びゲート領域の被覆を行
なう事ができる。第１２図において、金属パター
ンがＮ＋多結晶シリコン・パターン３０に対して
その端部において接触する様子を示している。そ
の金属接触は、多結晶シリコン・パターン３０を
覆う二酸化シリコン層３２が厳密でないマスクを
用いて初期において除去された領域において行な
う。代りに、二酸化シリコン３２内の接点開口を
通してより高いレベルのメタライゼーシヨン・パ
ターンによつて多結晶シリコン・パターン３０に
対する接触を行なわせることができる。
第１３図ないし第２０図において、第２の実施
例を示す。FETデバイスのための領域として指
定された単結晶シリコン領域を絶縁するために真
性シリコン基体２の表面領域上に埋設された誘電
性分離部１０を形成するためのプロセスが第１図
ないし第１２図に示される実施例に関連して示さ
れた手順に従つて実施される。第１図ないし第１
２図な実施例と同様に構造については同じ番号を
用いている。
例を示す。FETデバイスのための領域として指
定された単結晶シリコン領域を絶縁するために真
性シリコン基体２の表面領域上に埋設された誘電
性分離部１０を形成するためのプロセスが第１図
ないし第１２図に示される実施例に関連して示さ
れた手順に従つて実施される。第１図ないし第１
２図な実施例と同様に構造については同じ番号を
用いている。
上述の様に化学蒸着によつて窒化シリコンの第
１絶縁層１２を付着する。層の厚さは約1500Åで
ある。第１３図に示す様に、全ての能動デバイス
領域を露出させる様に窒化シリコン層１２をパタ
ーン化するべく通常のリソグラフイ及びエツチン
グを用いる。二酸化シリコンの化学蒸着によつて
能動的半導体領域の表面上に二酸化シリコン・マ
スク層４４を形成し、次いで第１３図に示す様な
二酸化シリコン・マスク４４を形成するために標
準的なリソグラフイ及びエツチングを用いる。好
ましいエツチングはマスク４４のほぼ垂直の側壁
を生じる反応イオン・エツチングである。露出し
たシリコン本体２は終了点デイテクタの働きをす
る。
１絶縁層１２を付着する。層の厚さは約1500Åで
ある。第１３図に示す様に、全ての能動デバイス
領域を露出させる様に窒化シリコン層１２をパタ
ーン化するべく通常のリソグラフイ及びエツチン
グを用いる。二酸化シリコンの化学蒸着によつて
能動的半導体領域の表面上に二酸化シリコン・マ
スク層４４を形成し、次いで第１３図に示す様な
二酸化シリコン・マスク４４を形成するために標
準的なリソグラフイ及びエツチングを用いる。好
ましいエツチングはマスク４４のほぼ垂直の側壁
を生じる反応イオン・エツチングである。露出し
たシリコン本体２は終了点デイテクタの働きをす
る。
第１４図を参照する。深さ約0.8マイクロメー
タだけシリコン本体をエツチングするためにマス
ク４４を用いて反応イオン・エツチングが続けら
れる。イオン注入のためのマスクとして二酸化シ
リコン・マスク４４及び酸化絶縁領域１０を用い
て露出したシリコン表面内に適当な濃度のドーズ
量の酸素のイオン注入を行ない。二酸化シリコン
層４６を形成するべく約800℃ないし1000℃で本
体のアニールを行なう。そのイオン注入のプロセ
スは、露出したシリコン本体２の水平表面だけが
イオン注入プロセスによつて影響される様な方向
性を呈するものであるこに注目されたい。垂直領
域はイオン注入プロセスの影響を受けず、シリコ
ン領域が第１４図に示される様に残される。
タだけシリコン本体をエツチングするためにマス
ク４４を用いて反応イオン・エツチングが続けら
れる。イオン注入のためのマスクとして二酸化シ
リコン・マスク４４及び酸化絶縁領域１０を用い
て露出したシリコン表面内に適当な濃度のドーズ
量の酸素のイオン注入を行ない。二酸化シリコン
層４６を形成するべく約800℃ないし1000℃で本
体のアニールを行なう。そのイオン注入のプロセ
スは、露出したシリコン本体２の水平表面だけが
イオン注入プロセスによつて影響される様な方向
性を呈するものであるこに注目されたい。垂直領
域はイオン注入プロセスの影響を受けず、シリコ
ン領域が第１４図に示される様に残される。
上述のプロセスに従つて、化学蒸着によつてＮ
＋ドープ型多結晶シリコン層１８を付着させる。
ドープされた状態で付着していくプロセス（in
situ doping process）の代わりに、多結晶シリ
コンの付着に続いて行なわれるリンのイオン注入
によつて多結晶シリコンをＮ＋にドープする。フ
オトレジストないし他の適当な材料の被膜（図示
せず）が平坦な上部表面を得るために塗布され
る。この被覆材は、多結晶シリコン層に等しいか
あるいはわずかに小さい反応イオン・エツチング
におけるエツチング率を保証する様なエツチング
率を有すべきである。反応イオン・エツチング・
プロセスによつて、被覆材及び多結晶シリコン突
起部を全体的にエツチングし、第１５図に示され
る様な二酸化シリコン・マスク４４によつて分離
された平坦な多結晶シリコンのパターン１８を得
る。残つたフオトレジストは酸化アツシングで除
去し得る。低エネルギにおける適当なドーズ量の
窒素のイオン注入及び約1000℃ないし1200℃にお
けるアニールによつて、多結晶シリコン層１８上
に窒化シリコン２０を得る。Ｎ＋ソース／ドレイ
ン領域１９は、上記のアニーリング・サイクルに
おいてシリコン本体２の垂直露出領域を通してＮ
＋多結晶シリコン層１８から外方拡散が行なわれ
ることによつて形成される。
＋ドープ型多結晶シリコン層１８を付着させる。
ドープされた状態で付着していくプロセス（in
situ doping process）の代わりに、多結晶シリ
コンの付着に続いて行なわれるリンのイオン注入
によつて多結晶シリコンをＮ＋にドープする。フ
オトレジストないし他の適当な材料の被膜（図示
せず）が平坦な上部表面を得るために塗布され
る。この被覆材は、多結晶シリコン層に等しいか
あるいはわずかに小さい反応イオン・エツチング
におけるエツチング率を保証する様なエツチング
率を有すべきである。反応イオン・エツチング・
プロセスによつて、被覆材及び多結晶シリコン突
起部を全体的にエツチングし、第１５図に示され
る様な二酸化シリコン・マスク４４によつて分離
された平坦な多結晶シリコンのパターン１８を得
る。残つたフオトレジストは酸化アツシングで除
去し得る。低エネルギにおける適当なドーズ量の
窒素のイオン注入及び約1000℃ないし1200℃にお
けるアニールによつて、多結晶シリコン層１８上
に窒化シリコン２０を得る。Ｎ＋ソース／ドレイ
ン領域１９は、上記のアニーリング・サイクルに
おいてシリコン本体２の垂直露出領域を通してＮ
＋多結晶シリコン層１８から外方拡散が行なわれ
ることによつて形成される。
適当な浸漬化学エツチング・プロセスを用いて
マスク４４を除去する。厚さ約１マイクロメータ
の二酸化シリコン２２の形状適合層が上述の様な
標準的な化学蒸着を用いて構造体上に付着され
る。次に、その構造体を方向性反応イオン・エツ
チング雰囲気に置く。このエツチング雰囲気は第
１形状適合絶縁二酸化シリコン被覆体２２の水平
層を除去し、絶縁被覆体の垂直表面間の本体２の
単結晶シリコン表面領域の露出した表面に対する
細い開孔を与える様に作用する。低エネルギにお
ける適当なドーズ量のイオン注入が、第１６図に
示す様に、露出したシリコン表面においてＰ型の
短いチヤネル領域２４を得るために用いられる。
マスク４４を除去する。厚さ約１マイクロメータ
の二酸化シリコン２２の形状適合層が上述の様な
標準的な化学蒸着を用いて構造体上に付着され
る。次に、その構造体を方向性反応イオン・エツ
チング雰囲気に置く。このエツチング雰囲気は第
１形状適合絶縁二酸化シリコン被覆体２２の水平
層を除去し、絶縁被覆体の垂直表面間の本体２の
単結晶シリコン表面領域の露出した表面に対する
細い開孔を与える様に作用する。低エネルギにお
ける適当なドーズ量のイオン注入が、第１６図に
示す様に、露出したシリコン表面においてＰ型の
短いチヤネル領域２４を得るために用いられる。
第１７図の構造体を得るために二酸化シリコ
ン・マスク２２が標準的な浸漬化学エツチングに
よつて除去される。ほぼ垂直の表面及びほぼ水平
の表面の両方に第２の形状適合被覆体２６が付着
される。被覆体の厚さは0.5ミクロンのオーダー
である。第１８図の構造体を得るために水平層を
除去し、シリコン本体上に細い誘電領域２６のパ
ターンを設けるために方向性反応イオン・エツチ
ングを用いる。
ン・マスク２２が標準的な浸漬化学エツチングに
よつて除去される。ほぼ垂直の表面及びほぼ水平
の表面の両方に第２の形状適合被覆体２６が付着
される。被覆体の厚さは0.5ミクロンのオーダー
である。第１８図の構造体を得るために水平層を
除去し、シリコン本体上に細い誘電領域２６のパ
ターンを設けるために方向性反応イオン・エツチ
ングを用いる。
単結晶シリコン本体２の露出した表面をその特
定の細い寸法の領域の間において熱的に酸化さ
せ、集積回路のためのゲート誘電領域２８を形成
する。ゲート誘電酸化物は厚さが約400Åである
のが好ましい。Ｎ＋にドープされた多結晶シリコ
ン３０の第２の層を上述の化学蒸着によつて付着
する。前述の様に、Ｎ＋のドープは形成時に多結
晶シリコン層に施すか、形成後に層内にリンをイ
オン注入することによつて施される。多結晶シリ
コンの第１の層１８の平坦化に関連して前述した
フオトレジストもしくは同様の材料並びに反応イ
オン・エツチング手順を用いてその構造体を平坦
にする。この手順によつて、第１９図に示される
様にゲート電極として形成された多結晶シリコン
層３０を有する平坦な構造体ができる。多結晶シ
リコン３０においてパターンを形成したのち、層
３０の表面を熱酸化雰囲気にさらし、第１９図に
示される約400Åの二酸化シリコン層３２を成長
させる。
定の細い寸法の領域の間において熱的に酸化さ
せ、集積回路のためのゲート誘電領域２８を形成
する。ゲート誘電酸化物は厚さが約400Åである
のが好ましい。Ｎ＋にドープされた多結晶シリコ
ン３０の第２の層を上述の化学蒸着によつて付着
する。前述の様に、Ｎ＋のドープは形成時に多結
晶シリコン層に施すか、形成後に層内にリンをイ
オン注入することによつて施される。多結晶シリ
コンの第１の層１８の平坦化に関連して前述した
フオトレジストもしくは同様の材料並びに反応イ
オン・エツチング手順を用いてその構造体を平坦
にする。この手順によつて、第１９図に示される
様にゲート電極として形成された多結晶シリコン
層３０を有する平坦な構造体ができる。多結晶シ
リコン３０においてパターンを形成したのち、層
３０の表面を熱酸化雰囲気にさらし、第１９図に
示される約400Åの二酸化シリコン層３２を成長
させる。
第２０図に示す様に、通常の湿式エツチング・
プロセスによつて窒化シリコン層２０を除去す
る。そして反応イオン・エツチング・プロセシに
よつて残りの第１多結晶シリコン層１８を除去す
る。厳密でないマスクを用いてFET領域から離
れた領域の二酸化シリコン３２及び層２６の一部
分を除去する。プロセスは約1.6ミクロンのアル
ミニウム／銅層３４を形成するために連続して実
施される。所望されない領域のアルミニウム／銅
層３４の除去はUSP4004044に示される様なリフ
ト−オフ・マスク技術を用いて行ない得る。第２
０図に示される最終的な構造体を得るために、第
１図ないし第１２図に示された第１の実施例に関
連して示した様な平坦化プロセスが実施される。
第１２図に示したのと同じ平面図で示される構造
体が第２０図の垂直構造体を生じる第２の実施例
のプロセスによつて得られる。
プロセスによつて窒化シリコン層２０を除去す
る。そして反応イオン・エツチング・プロセシに
よつて残りの第１多結晶シリコン層１８を除去す
る。厳密でないマスクを用いてFET領域から離
れた領域の二酸化シリコン３２及び層２６の一部
分を除去する。プロセスは約1.6ミクロンのアル
ミニウム／銅層３４を形成するために連続して実
施される。所望されない領域のアルミニウム／銅
層３４の除去はUSP4004044に示される様なリフ
ト−オフ・マスク技術を用いて行ない得る。第２
０図に示される最終的な構造体を得るために、第
１図ないし第１２図に示された第１の実施例に関
連して示した様な平坦化プロセスが実施される。
第１２図に示したのと同じ平面図で示される構造
体が第２０図の垂直構造体を生じる第２の実施例
のプロセスによつて得られる。
Ｐ短チヤネル領域２４の長さは、2.5ミクロン
のフオトリソグラフ基本方式を用いても例えば
0.5ミクロンの任意の所望のサブミクロン寸法に
することが容易である。通常のDMOSと異なり、
第２０図のFETは回路動作の間にソース及びド
レインの機能を容易に交換し得るという点でバイ
ウテラル的（bilateral）もしくは対称的といえる
点の認識が重要である。ソース／ドレイン上のゲ
ート電極の重なり容量（overlapcapacitance）は
ほぼゼロである。ソース／ドレイン対基板の寄生
容量が二酸化シリコンの誘電層46の導入によつて
減少した。この小さい容量の生じる唯一の領域は
およそ0.6ミクロンの横方向Ｎ＋拡散部１９であ
る。
のフオトリソグラフ基本方式を用いても例えば
0.5ミクロンの任意の所望のサブミクロン寸法に
することが容易である。通常のDMOSと異なり、
第２０図のFETは回路動作の間にソース及びド
レインの機能を容易に交換し得るという点でバイ
ウテラル的（bilateral）もしくは対称的といえる
点の認識が重要である。ソース／ドレイン上のゲ
ート電極の重なり容量（overlapcapacitance）は
ほぼゼロである。ソース／ドレイン対基板の寄生
容量が二酸化シリコンの誘電層46の導入によつて
減少した。この小さい容量の生じる唯一の領域は
およそ0.6ミクロンの横方向Ｎ＋拡散部１９であ
る。
第１図ないし第１１図は本発明の集積回路デバ
イスを形成する第１のプロセスを説明する図、第
１２図は第１図ないし第１１図のプロセスによつ
てできた構造体の平面図、第１３図ないし第２０
図は本発明の集積回路デバイスを形成する第２の
プロセスを説明する図である。 ２……シリコン本体、４……二酸化シリコン
層、６……窒化シリコン層、８……イオン注入領
域、１０……誘電性絶縁部、１１……二酸化シリ
コン層、１２……窒化シリコン層、１８……多結
晶シリコン層、１９……ソース／ドレインＮ＋領
域、２０……窒化シリコン層、２４……イオン注
入領域、２６……形状適合層、３０……シリコ
ン・ゲート電極領域、３１……フオトレジスト、
３２……二酸化シリコン層、３４……金属層、３
５……プラスチツク材。
イスを形成する第１のプロセスを説明する図、第
１２図は第１図ないし第１１図のプロセスによつ
てできた構造体の平面図、第１３図ないし第２０
図は本発明の集積回路デバイスを形成する第２の
プロセスを説明する図である。 ２……シリコン本体、４……二酸化シリコン
層、６……窒化シリコン層、８……イオン注入領
域、１０……誘電性絶縁部、１１……二酸化シリ
コン層、１２……窒化シリコン層、１８……多結
晶シリコン層、１９……ソース／ドレインＮ＋領
域、２０……窒化シリコン層、２４……イオン注
入領域、２６……形状適合層、３０……シリコ
ン・ゲート電極領域、３１……フオトレジスト、
３２……二酸化シリコン層、３４……金属層、３
５……プラスチツク材。
Claims (1)
- 【特許請求の範囲】 １ シリコン半導体基体表面上にソース及びドレ
イン領域並びにゲート絶縁層を有し、該ゲート絶
縁層上に多結晶シリコンのゲート電極層を有し、
該ゲート電極層に隣接した狭い幅の絶縁体の外側
面に隣接してソース及びドレイン領域に自己整合
した該領域用の電極金属層を有する電界効果型ト
ランジスタ集積回路の製造方法において、 実質的に垂直な内側壁面の開口を有する或る導
電型の不純物でドープされた多結晶シリコン層を
反対導電型の半導体基体上に準備し、前記不純物
を半導体基体内に拡散させてソース及びドレイン
領域を形成し、 前記半導体基体を絶縁物質付着雰囲気に曝して
前記開口の実質的垂直な内側壁面を含む多結晶シ
リコン表面及び半導体基体の露出面に絶縁体層を
付着し 前記半導体基体を垂直方向に選択的にエツチン
グを行う方向性の反応エツチング雰囲気に曝ら
し、前記半導体基体面が前記開口に露出される迄
エツチングを行い、 開口内側壁に残存している狭い幅の前記絶縁体
の周壁を含む前記多結晶シリコン層をマスクとし
て前記半導体基体上にゲート用絶縁層及びゲート
電極用多結晶シリコン層を順次に形成し、 前記マスク用多結晶シリコン層を選択的にエツ
チング雰囲気に曝して除去する事により、ほぼ垂
直な外側面の前記絶縁体の周壁を有するゲート電
極用多結晶シリコン層を残存させ、 前記絶縁体周壁で囲まれたゲート電極用多結晶
シリコン層をマスクとして前記半導体基体面に金
属層を付着させ自己整合したソース及びドレイン
電極用金属層を形成する上記集積回路の製造方
法。
Applications Claiming Priority (1)
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|---|---|---|---|
| US06/167,172 US4378627A (en) | 1980-07-08 | 1980-07-08 | Self-aligned metal process for field effect transistor integrated circuits using polycrystalline silicon gate electrodes |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5732674A JPS5732674A (en) | 1982-02-22 |
| JPH033389B2 true JPH033389B2 (ja) | 1991-01-18 |
Family
ID=22606247
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Families Citing this family (51)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4758528A (en) * | 1980-07-08 | 1988-07-19 | International Business Machines Corporation | Self-aligned metal process for integrated circuit metallization |
| NL188550C (nl) * | 1981-07-02 | 1992-07-16 | Suwa Seikosha Kk | Werkwijze voor het vervaardigen van een halfgeleidersubstraat. |
| FR2525029A1 (fr) * | 1982-04-08 | 1983-10-14 | Commissariat Energie Atomique | Procede d'isolation d'une ligne conductrice dans un circuit integre et procede de fabrication d'un transistor mos utilisant un tel procede d'isolation |
| JPS58201362A (ja) * | 1982-05-20 | 1983-11-24 | Toshiba Corp | 半導体装置の製造方法 |
| FR2529714A1 (fr) * | 1982-07-01 | 1984-01-06 | Commissariat Energie Atomique | Procede de realisation de l'oxyde de champ d'un circuit integre |
| US4545114A (en) * | 1982-09-30 | 1985-10-08 | Fujitsu Limited | Method of producing semiconductor device |
| US4551906A (en) * | 1983-12-12 | 1985-11-12 | International Business Machines Corporation | Method for making self-aligned lateral bipolar transistors |
| US4636834A (en) * | 1983-12-12 | 1987-01-13 | International Business Machines Corporation | Submicron FET structure and method of making |
| US4546535A (en) * | 1983-12-12 | 1985-10-15 | International Business Machines Corporation | Method of making submicron FET structure |
| US4574469A (en) * | 1984-09-14 | 1986-03-11 | Motorola, Inc. | Process for self-aligned buried layer, channel-stop, and isolation |
| US4583282A (en) * | 1984-09-14 | 1986-04-22 | Motorola, Inc. | Process for self-aligned buried layer, field guard, and isolation |
| JPS6182482A (ja) * | 1984-09-29 | 1986-04-26 | Toshiba Corp | ＧａＡｓ電界効果トランジスタの製造方法 |
| US4571817A (en) * | 1985-03-15 | 1986-02-25 | Motorola, Inc. | Method of making closely spaced contacts to PN-junction using stacked polysilicon layers, differential etching and ion implantations |
| US4666737A (en) * | 1986-02-11 | 1987-05-19 | Harris Corporation | Via metallization using metal fillets |
| GB2199694A (en) * | 1986-12-23 | 1988-07-13 | Philips Electronic Associated | A method of manufacturing a semiconductor device |
| US4785337A (en) * | 1986-10-17 | 1988-11-15 | International Business Machines Corporation | Dynamic ram cell having shared trench storage capacitor with sidewall-defined bridge contacts and gate electrodes |
| US4939154A (en) * | 1987-03-25 | 1990-07-03 | Seiko Instruments Inc. | Method of fabricating an insulated gate semiconductor device having a self-aligned gate |
| FR2618011B1 (fr) * | 1987-07-10 | 1992-09-18 | Commissariat Energie Atomique | Procede de fabrication d'une cellule de memoire |
| US4818713A (en) * | 1987-10-20 | 1989-04-04 | American Telephone And Telegraph Company, At&T Bell Laboratories | Techniques useful in fabricating semiconductor devices having submicron features |
| JPH0251238A (ja) * | 1988-08-12 | 1990-02-21 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
| JPH0289323A (ja) * | 1988-09-27 | 1990-03-29 | Nec Corp | Ｍｉｓ型電界効果トランジスタの製造方法 |
| US5079180A (en) * | 1988-12-22 | 1992-01-07 | Texas Instruments Incorporated | Method of fabricating a raised source/drain transistor |
| US4945070A (en) * | 1989-01-24 | 1990-07-31 | Harris Corporation | Method of making cmos with shallow source and drain junctions |
| US5001082A (en) * | 1989-04-12 | 1991-03-19 | Mcnc | Self-aligned salicide process for forming semiconductor devices and devices formed thereby |
| KR940005729B1 (ko) * | 1989-06-13 | 1994-06-23 | 삼성전자 주식회사 | 디램셀의 제조방법 및 구조 |
| US5012306A (en) * | 1989-09-22 | 1991-04-30 | Board Of Regents, The University Of Texas System | Hot-carrier suppressed sub-micron MISFET device |
| US5093275A (en) * | 1989-09-22 | 1992-03-03 | The Board Of Regents, The University Of Texas System | Method for forming hot-carrier suppressed sub-micron MISFET device |
| JPH03296247A (ja) * | 1990-04-13 | 1991-12-26 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US5024971A (en) * | 1990-08-20 | 1991-06-18 | Motorola, Inc. | Method for patterning submicron openings using an image reversal layer of material |
| US5028557A (en) * | 1990-08-27 | 1991-07-02 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method of making a reverse self-aligned BIMOS transistor integrated circuit |
| US5235204A (en) * | 1990-08-27 | 1993-08-10 | Taiwan Semiconductor Manufacturing Company | Reverse self-aligned transistor integrated circuit |
| US5071780A (en) * | 1990-08-27 | 1991-12-10 | Taiwan Semiconductor Manufacturing Company, Ltd. | Reverse self-aligned transistor integrated circuit |
| US5175606A (en) * | 1990-08-27 | 1992-12-29 | Taiwan Semiconductor Manufacturing Company | Reverse self-aligned BiMOS transistor integrated circuit |
| US5242858A (en) * | 1990-09-07 | 1993-09-07 | Canon Kabushiki Kaisha | Process for preparing semiconductor device by use of a flattening agent and diffusion |
| JPH04280436A (ja) * | 1990-09-28 | 1992-10-06 | Motorola Inc | 相補型自己整合ｈｆｅｔの製造方法 |
| AT404524B (de) * | 1991-09-03 | 1998-12-28 | Austria Mikrosysteme Int | Verfahren zur herstellung von selbstausgerichteten, lateralen und vertikalen halbleiterbauelementen |
| US5212106A (en) * | 1992-05-07 | 1993-05-18 | Advanced Micro Devices, Inc. | Optimizing doping control in short channel MOS |
| US5215937A (en) * | 1992-05-07 | 1993-06-01 | Advanced Micro Devices, Inc. | Optimizing doping control in short channel MOS |
| US5270234A (en) * | 1992-10-30 | 1993-12-14 | International Business Machines Corporation | Deep submicron transistor fabrication method |
| US5466615A (en) * | 1993-08-19 | 1995-11-14 | Taiwan Semiconductor Manufacturing Company Ltd. | Silicon damage free process for double poly emitter and reverse MOS in BiCMOS application |
| US5434093A (en) * | 1994-08-10 | 1995-07-18 | Intel Corporation | Inverted spacer transistor |
| JP2720796B2 (ja) * | 1994-11-15 | 1998-03-04 | 日本電気株式会社 | 半導体装置の製造方法 |
| EP0849782A1 (en) * | 1996-12-20 | 1998-06-24 | Siemens Aktiengesellschaft | A mos transistor |
| US5879998A (en) * | 1997-07-09 | 1999-03-09 | Advanced Micro Devices, Inc. | Adaptively controlled, self-aligned, short channel device and method for manufacturing same |
| US5776821A (en) * | 1997-08-22 | 1998-07-07 | Vlsi Technology, Inc. | Method for forming a reduced width gate electrode |
| US5970354A (en) * | 1997-12-08 | 1999-10-19 | Advanced Micro Devices, Inc. | Poly recessed fabrication method for defining high performance MOSFETS |
| US6774001B2 (en) | 1998-10-13 | 2004-08-10 | Stmicroelectronics, Inc. | Self-aligned gate and method |
| US6159808A (en) * | 1999-11-12 | 2000-12-12 | United Semiconductor Corp. | Method of forming self-aligned DRAM cell |
| US6982460B1 (en) | 2000-07-07 | 2006-01-03 | International Business Machines Corporation | Self-aligned gate MOSFET with separate gates |
| TW490745B (en) * | 2000-05-15 | 2002-06-11 | Ibm | Self-aligned double gate MOSFET with separate gates |
| US6902867B2 (en) * | 2002-10-02 | 2005-06-07 | Lexmark International, Inc. | Ink jet printheads and methods therefor |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4856379A (ja) * | 1971-11-16 | 1973-08-08 | ||
| JPS51118381A (en) * | 1975-04-10 | 1976-10-18 | Matsushita Electric Ind Co Ltd | Manufacturing process for semiconductor unit |
| JPS5265683A (en) * | 1975-11-28 | 1977-05-31 | Hitachi Ltd | Production of insulated gate type mis semiconductor device |
| JPS52141578A (en) * | 1976-05-20 | 1977-11-25 | Matsushita Electric Ind Co Ltd | Manufacture of mos-type semiconductor device |
| JPS5317284A (en) * | 1976-07-31 | 1978-02-17 | Matsushita Electric Ind Co Ltd | Production of semiconductor device |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3750268A (en) * | 1971-09-10 | 1973-08-07 | Motorola Inc | Poly-silicon electrodes for c-igfets |
| US3984822A (en) * | 1974-12-30 | 1976-10-05 | Intel Corporation | Double polycrystalline silicon gate memory device |
| GB1527894A (en) * | 1975-10-15 | 1978-10-11 | Mullard Ltd | Methods of manufacturing electronic devices |
| US4070501A (en) * | 1976-10-28 | 1978-01-24 | Ibm Corporation | Forming self-aligned via holes in thin film interconnection systems |
| US4157269A (en) * | 1978-06-06 | 1979-06-05 | International Business Machines Corporation | Utilizing polysilicon diffusion sources and special masking techniques |
| US4234362A (en) * | 1978-11-03 | 1980-11-18 | International Business Machines Corporation | Method for forming an insulator between layers of conductive material |
| US4256514A (en) * | 1978-11-03 | 1981-03-17 | International Business Machines Corporation | Method for forming a narrow dimensioned region on a body |
| US4209349A (en) * | 1978-11-03 | 1980-06-24 | International Business Machines Corporation | Method for forming a narrow dimensioned mask opening on a silicon body utilizing reactive ion etching |
| CA1131367A (en) * | 1978-11-13 | 1982-09-07 | Keming W. Yeh | Self-aligned mesfet having reduced series resistance |
| US4236294A (en) * | 1979-03-16 | 1980-12-02 | International Business Machines Corporation | High performance bipolar device and method for making same |
| US4252582A (en) * | 1980-01-25 | 1981-02-24 | International Business Machines Corporation | Self aligned method for making bipolar transistor having minimum base to emitter contact spacing |
| US4318751A (en) * | 1980-03-13 | 1982-03-09 | International Business Machines Corporation | Self-aligned process for providing an improved high performance bipolar transistor |
| US4287661A (en) * | 1980-03-26 | 1981-09-08 | International Business Machines Corporation | Method for making an improved polysilicon conductor structure utilizing reactive-ion etching and thermal oxidation |
| US4322883A (en) * | 1980-07-08 | 1982-04-06 | International Business Machines Corporation | Self-aligned metal process for integrated injection logic integrated circuits |
-
1980
- 1980-07-08 US US06/167,172 patent/US4378627A/en not_active Expired - Lifetime
-
1981
- 1981-06-05 JP JP8590981A patent/JPS5732674A/ja active Granted
- 1981-06-23 EP EP81104806A patent/EP0043944B1/en not_active Expired
- 1981-06-23 DE DE8181104806T patent/DE3175448D1/de not_active Expired
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4856379A (ja) * | 1971-11-16 | 1973-08-08 | ||
| JPS51118381A (en) * | 1975-04-10 | 1976-10-18 | Matsushita Electric Ind Co Ltd | Manufacturing process for semiconductor unit |
| JPS5265683A (en) * | 1975-11-28 | 1977-05-31 | Hitachi Ltd | Production of insulated gate type mis semiconductor device |
| JPS52141578A (en) * | 1976-05-20 | 1977-11-25 | Matsushita Electric Ind Co Ltd | Manufacture of mos-type semiconductor device |
| JPS5317284A (en) * | 1976-07-31 | 1978-02-17 | Matsushita Electric Ind Co Ltd | Production of semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0043944B1 (en) | 1986-10-08 |
| EP0043944A3 (en) | 1983-07-06 |
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| US4378627A (en) | 1983-04-05 |
| EP0043944A2 (en) | 1982-01-20 |
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