JPH04280436A - 相補型自己整合ｈｆｅｔの製造方法 - Google Patents

相補型自己整合ｈｆｅｔの製造方法

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JPH04280436A
JPH04280436A JP3274873A JP27487391A JPH04280436A JP H04280436 A JPH04280436 A JP H04280436A JP 3274873 A JP3274873 A JP 3274873A JP 27487391 A JP27487391 A JP 27487391A JP H04280436 A JPH04280436 A JP H04280436A
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forming
layer
opening
gate
insulating
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Schyi-Yi Wu
シュイ・イ・ウ
Jenn-Hwa Huang
ジェン・ファ・フン
Faivel Pintchovski
フェイベル・ピンチョフスキイ
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Motorola Inc
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    • H—ELECTRICITY
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は一般に半導体装置に関し
、さらに詳細には自己整合される相補型のヘテロ構造Ｆ
ＥＴ（ＨＦＥＴ）およびその製造方法に関する。
【０００２】
【従来の技術】Ш−Ｖ化合物半導体ＦＥＴ等から作られ
るデジタル回路は高速でかつ高性能を有することが知ら
れており、スーパーコンピュータ等の応用に用いられて
いる。しかしながらこの種のデバイスの消費電力は改良
の必要がある。相補型のＨＦＥＴが低消費電力として知
られており、同時に高速動作も期待されている。従って
相補型のＨＦＥＴを効率的でかつ相対的に安価な方法で
製造することが望ましい。
【０００３】ダニエルらの論文”Ｃｏｍｐｌｅｍｅｎｔ
ａｒｙ　Ｈｅｔｅｒｏｓｔｒｕｃｔｕｒｅ　Ｉｎｓｕｌ
ａｔｅｄ　Ｇａｔｅ　ＦＥＴ　Ｃｉｒｃｕｉｔｓ　ｆｏ
ｒ　Ｈｉｇｈ　−Ｓｐｅｅｄ，　Ｌｏｗ　Ｐｏｗｅｒ　
ＶＬＳＩ”，　ＩＥＤＭ　８６，　４４８ページに良く
知られている相補型ＨＩＧＨＥＴの構造が開示されてい
る。この構造は相対的な高速動作と全体の消費電力を削
減を実現しうるものの、その製造と動作に関して基本的
な問題がある。ソースおよびドレインの形成はゲートに
対して自己整合されるが、オーミックコンタクトの形成
は全く自己整合されない。さらにオーミツクコンタクト
はＰコンタクトとＮコンタクトとでは異なった金属から
構成される。最後に近接領域間の接続が提供されておら
ず、１つの素子のある領域は他の素子のある領域とは結
合されうる。
【０００４】１９８９年５月１６日Ｈｓｉｅｈに与えら
れた米国特許第４，８３０，９８０号”ＭａｋｉｎｇＣ
ｏｍｐｌｅｍｅｎｔａｒｙ　Ｉｎｔｅｇｒａｔｅｄ　Ｐ
−ＭＯＤＦＥＴ　ａｎｄ　Ｎ−ＭＯＤＦＥＴ”には相対
的に高い速度を有する構造が開示されている。相補型Ｍ
ＯＤＦＥＴの製造方法にはＮチャンネル領域を十分な量
のＰ型イオンでインプラントしてＰチャンネルへと変換
する工程も含まれている。前述のように異なったオーミ
ック金属がＰコンタクトとＮコンタクトのために用いら
れ、オーミックコンタクトの形成はゲートに対して自己
整合されない。さらに近接領域間の接続は不可能である
。
【０００５】
【解決すべき課題】従って、ソース、ドレインおよびオ
ーミックコンタクトがゲートに対して自己整合され、近
接相互接続がサブミクロンＶＬＳＩＣやＶＬＳＩＣのた
めの多層配線構造の一部として実現可能である相補型Ｈ
ＦＥＴを得ることが望ましい。この技術によって素子集
積密度、速度、電力消費の点における改良が可能となる
。
【０００６】
【課題を解決するための手段】ＨＦＥＥＴを製造する方
法は半絶縁基板を準備して、その上に禁止帯幅の狭いШ
−Ｖ族半導体層を形成工程を含んでいる。このШ−Ｖ族
層に第１絶縁材料からなる第１絶縁層を形成し、その後
第１絶縁層とШ−Ｖ族層を貫通する第１開口部および第
２開口部を形成する。さらに第２絶縁材料からなる絶縁
スペーサを前記第１開口部および第２開口部のサイドウ
ォールに形成し、次に前記第１開口部および第２開後部
の中にゲートを形成する。第１絶縁層を除去した後、前
記第１ゲートと前記第２ゲートとに近接してソース領域
、ドレイン領域を形成する。オーミックコンタクトの形
成も同様にゲートに対して自己整合される。
【０００７】
【実施例】図１および図２は本発明に従った製造工程に
おける相補型ＨＦＥＴ構造１０の部分拡大断面図である
。
【０００８】図１において、半絶縁性基盤１２はガリウ
ムヒ素（ＧａＡｓ）であるが、その他のШ−Ｖ族半導体
も使用可能である。基板１２は好適には０．５ミクロン
ほどのＥｐｉＧａＡｓの緩衝層を含む。もし必要であれ
ば緩衝層はそのエピタキシャル成長の間にパルスドープ
可能である。例えば緩衝層のＰ型のパルスドープをベリ
リウムで行なうことでＰ型のデバイスのしきい電圧（ス
レッショルド電圧）を調整することができる。緩衝層を
パルスドープした場合には、第２のＧａＡｓエピタキシ
ャル層をパルスドープされた緩衝層の上に成長させる。
【０００９】チャンネル層１４は基板１２の上に形成さ
れる。本実施例においてはチャンネル層１４はインジウ
ムガリウムヒ素化合物（ＩｎＸＧａ１−ＸＡｓ）から組
成され、厚さは１５０オングストロームのオーダーであ
る。 チャンネル層１４はドープしてもよいし、ドープしなく
てもよい。これはしきい電圧のようなデバイスの特性に
おいて、特に所望の値があるときなどに応じて行なわれ
ることがある。アルミニウムガリウムヒ素（ＡｌＸＧａ
１−ＸＡｓ）層１６はチャンネル層１４の上に形成され
る。ＡｌＧａＡｓ層１６は好適には２５０オングストロ
ームぐらいの厚さを持つ。ここでチャンネル層１４のＩ
ｎおよびＧａの組成さらに層１６のＡｌおよびＧａの組
成は所望のデバイス特性を得るために変更可能であるこ
とは理解されるだろう。
【００１０】禁止帯の幅が狭い層１８は禁止帯の幅が狭
い材料からなり、ＡｌＧａＡｓ層１６の上に形成される
。本実施例においては狭帯幅の禁止帯層１８は表面にＩ
ｎＸＧａ１−ＸＡｓ層を持つＧａＡｓ層からなる。この
ＧａＡｓ層はおおよそ２００オングストロームの厚さで
、Ｎの伝導型を有する。さらにこのＩｎＸＧａ１−ＸＡ
ｓはおおよそ５００オングストロームの厚さであってＮ
＋伝導型を有する。ここでｘは０から０．５３の値をと
るが、１．０までの値はとりうることが理解できるだろ
う。ここでは層１８は特定の狭幅の禁止帯を持つ材料で
あるとして記述しているが、禁止帯の幅がほぼ１．４ｅ
Ｖかそれ以下の他の材料、例えばＧａも使用可能である
。
【００１１】第１絶縁物（酸化物又は窒化物）からなる
第１絶縁層２０を禁止帯の幅が狭い（低バンドギャップ
）層１８の上に形成する。その後に第１開口部２２を第
１絶縁層２０および禁止帯の幅が狭い層１８を貫通する
ように形成する。第２開口部２４は第１絶縁層２０を貫
通するように形成する。第１開口部および第２開口部は
従来からよく知られている方法によって形成される。 ここで第２開口部２４は禁止帯の幅が狭い層１８まで貫
通するように作ってもよいことが理解されよう。
【００１２】第１開口部２２および第２開口部２４の形
成の後、第２絶縁材料からなる第２絶縁層（図示せず）
を構造１０の表面全体に形成する。この第２絶縁材料も
また酸化物でも窒化物でもよいが、後で選択的なエッチ
ングができるように第１絶縁材料とは異なるものでなけ
ればならない。第２絶縁層は反応性イオンエッチングの
ようなよく知られた方法でエッチングされ、第１開口部
および第２開口部の中にサイドウォールスペーサ２６を
形成する。
【００１３】サイドウォールスペーサ２６の形成の後、
第１ゲート２８および第２ゲート３０を形成する。本実
施例においてはゲート２８およびゲート３０はタングス
テン（Ｗ）からなるが、他の材料、例えば窒化タングス
テン（ＷＮ）からなってもよい。タングステンゲート２
８，３０は選択的タングステンデポジションまたは一様
なタングステンＣＶＤによって形成される。本実施例に
おいては、一様なタングステンＣＶＤによる形成方法が
用いられる。この工程には構造１０の表面全体に中間層
（中間膜）３０を形成することも含まれている。中間層
３２は構造１０の表面とタングステンの両方に対してよ
い粘着性を持つことが重要である。中間層３２は窒化チ
タン（ＴｉＮ）、窒化チタンタングステン（ＴｉＷＮ）
、チタンタングステン（ＴｉＷ）のどれからなってもよ
い。中間層３２の形成の後、一様なタングステン層がそ
の上に形成され、それらは中間層３２に容易に付着する
。
【００１４】一様なタングステン層および中間層３２は
エッチバックされ、タングステンゲート２８，３０をそ
れぞれ開口部２２，２４中に形成する。第１絶縁層２０
はこのエッチングのよい停止点である。この停止点は波
長をモニタすることによって検出される。なぜならプラ
ズマエッチングにおいて第１絶縁層２０のエッチングは
タングステンや中間層３２の材料のエッチングとは異な
った波長を放出するからである。
【００１５】次に図２を参照して説明する。タングステ
ンゲート２８およびタングステンゲート３０の形成に続
いて、第２開口部２４内部に位置するサイドウォールス
ペーサ２６が除去される。サイドウォールスペーサ２６
は実質的に第１絶縁層２０または第２タングステンゲー
ト３０をエッチングすることのない選択性エッチングを
用いて除去される。スペーサ２６が第２開口部２４から
除去されると、サイドウォールスペーサ２６が元に位置
していた領域の下部に位置する禁止帯幅の狭い層１８の
一部も同様にエッチングで取り除かれる。繰り返しにな
るが、選択性エッチングが用いられる。禁止帯の幅が狭
い層１８の一部が取り除かれると、禁止帯の幅が狭い層
１８およびサイドウォールスペーサ２６の部分に残った
開口部は第２絶縁材料で充填しなおされ、サイドウォー
ルスペーサ３４が形成される。ここでサイドウォールス
ペーサ３４は他のスペーサ２６とほぼ同じ深さに形成さ
れることが理解されよう。
【００１６】スペーサ３４が形成されると、第１絶縁層
２０はエッチングで取り除かれる。ここでは第２絶縁体
で形成されたサイドウォールスペーサ２６および３４が
残るように選択性のエッチングを行なうことが重要であ
る。これらのエッチング方法はよく知られている。プリ
インプラントキャップ（図示せず）を構造１０の表面全
体に形成する。プリインプラントキャップは本実施例に
おいては第１絶縁材料からなる。プリインプラントキャ
ップを形成する他の方法としては第１絶縁層２０の一部
を取り除くだけでもよいと言うことが理解されるだろう
。
【００１７】プリインプラントキャップを所定の位置に
形成し、必要なフォトリソグラフィ工程を施した後、第
１ソース・ドレイン領域３６が禁止帯の幅が狭い層１８
、ＡｌＧａＡｓ層１６、チャンネル１４および基板１２
にインプラントされる。第１ソース、ドレイン領域３６
はＮ＋伝導型を持ち、第１タングステンゲート２８に近
接してシリコン等のドープ材をインプラントすることに
よって形成される。ここで第１ソース・ドレイン領域３
６は第１タングステンゲート２８に対して自己整合され
ているということは理解されるだろう。第１ソース・ド
レイン領域３６の形成および必要なフォトリソグラフィ
工程に続いて、第２ソース・ドレイン領域３８を形成す
る。第２ソース・ドレイン領域３８も禁止帯の幅が狭い
層１８、ＡｌＧａＡｓ層１６、チャンネル層１４を貫通
して、基板１２内部に到達する。第２ソース・ドレイン
領域３８はＰ＋伝導型を持ち、第２タングステンゲート
３０に近接して、ペリリウム等のドープ剤をインプラン
トすることで形成される。第２ソース・ドレイン領域３
８は第２タングステンゲート３０に自己整合して形成さ
れる。
【００１８】第１ソース・ドレイン領域３６および第２
ソース・ドレイン領域３８の形成後、構造体１０は従来
技術として知られるインプラントアニールを施される。 アニールに引き続いて、構造体１０には素子と素子をア
イソレートするために素子間にアイソレーション領域４
０が形成される。
【００１９】アイソレーション領域４０は素子間に不純
物をインプラントするか、または従来技術として知れら
るようにエッチングをして、それを再充填することで形
成される。本実施例においてはアイソレーション領域４
０は酸素をインプラントすることで形成される。
【００２０】アイソレーション領域４０は禁止帯の幅が
狭い層１８、ＡｌＧａＡｓ層１６、チャンネル層１４を
貫通し、基板１２内部にソース・ドレイン領域３６，３
８よりもさらに深く侵入している。アイソレーション領
域４０がインプラントされると、プリインプラントキャ
ップは除去される。窒化物または他の類似の領域（図示
せず）をアイソレーション領域４０の上部、禁止帯の幅
が狭い層１８の表面に形成することで素子は互いにさら
に分離される。このような領域を用いるのは特別の応用
であり、もし近接領域間の相互接続を行なう場合には利
用されない。
【００２１】図３は本発明を用いた相補型ＨＦＥＴ構造
１０の部分拡大断面図である。ソース・ドレイン領域３
６，３８に接触したオーミックコンタクト４２は構造体
１０の表面に形成されている。本実施例ではオーミック
コンタクト４２はタングステンから形成されるが、他の
コンタクト用材料、例えばＡｌ（アルミニウム）等も使
用可能である。タングステンオーミックコンタクト４２
は選択性タングステンＣＶＤまたは非選択的なタングス
テンＣＶＤによって形成される。図３においては第１タ
ングステンゲート２８および第２タングステンゲート３
０の形成と基本的に同じ方法で非選択的なタングステン
ＣＶＤ形成が実行されている。まず最初にオーミックコ
ンタクト中間層４４が構造体１０の表面に形成される。 繰り返しになるが、この層は構造体１０の表面とタング
ステンとの両方に粘着しなくてはならない。オーミック
コンタクト中間層４４はＴｉＮ，ＴｉＷＮまたはＴｉＷ
のどれから形成されてもよい。オーミックコンタクト中
間層４４の形成に続いて、その上に非選択的なタングス
テン層のデポジションが行なわれ、オーミックコンタク
ト４２を形成するようにエッチバックされる。ここでオ
ーミックコンタクト４２の形成は第１ゲート２８と第２
ゲート３０とに自己整合して行なわれることは理解され
るだろう。
【００２２】オーミックコンタクト４２の形成に続いて
、構造体１０は酸素がインプラントされたアイソレーシ
ョン領域４０およびオーミックコンタクト４２を安定化
するためにアニールされる。アニールはおおよそ６００
℃でほぼ１０秒ほど行なえば十分である。
【００２３】オーミックコンタクト４２を形成するため
に一様なタングステンの層をエッチングした後では、オ
ーミックコンタクト中間層４４は第１ゲート２８および
第２ゲート３０の上部に露出している。この構造はオー
ミックコンタクト中間層４４を一様なタングステンのエ
ッチングの際の停止点として用いることにより実現され
る。オーミックコンタクト中間層４４中のチタン（Ｔｉ
）をプラズマエッチングする際に発生する波長をモニタ
することでこの停止点を検出できる。図中に示されるよ
うに近接領域相互接続４６は第１ゲート２８と領域３８
とを結合している。ここでオーミックコンタクト中間層
４４はトランジスタの他の領域とを結合する近接相互接
続を形成するためにその他いろいろなパターンにするこ
とができることが理解されよう。この型の近接相互接続
結合は分離したトランジスタのゲート間や同一のまたは
異なったトランジスタのゲートとオーミックコンタクト
の間に実現されよう。
【００２４】もし選択性のタングステンデポジションが
オーミックコンタクト４２を形成するのに用いられるな
らば、オーミックコンタクト中間層は必要ない。そのよ
うな場合、近接相互接続はプラチナ（Ｐｔ）層を構造体
１０の表面上にデポジションし、シリコン（Ｓｉ）の層
をＰｔ層の上に形成することによって形成可能である。 近接相互接続が必要とされない部分のＳｉ層は取り除か
れる。不所望なＳｉを取り除いた後、珪化プラチナ（Ｐ
ｔＳｉ）を形成する珪化処理を行なうために熱処理が行
なわれる。反応しなかったＰｔはエッチングで取り除か
れ、同一または異なったトランジスタの領域間を接続す
るためにＰｔＳｉの近接相互接続が残される。ここでこ
の近接相互接続はＡｌやアルミ鋼合金（ＡｌＣｕ）のよ
うな他の材料をデポジションしてパターン化することに
よっても形成可能であることは理解されよう。
【００２５】本発明の方法は通常シリコン技術で用いら
れる多層メタル化手法とも互換性がある。その理由は構
造体１０の最終的な表面にШ−Ｖ族半導体材料が存在し
ないからである。構造体１０の表面に露出した表面は標
準的なシリコンによる相互接続のプロセスと互換性を有
している。
【００２６】相補型ＨＦＥＴ構造１０は超高速でありか
つ消費電力は少ない。さらに構造体１０の製造プロセス
は全てのオーミック金属がゲートに対して自己整合され
、同じ材料から形成されるという点で優れている。さら
に、近接相互接続を構造体中につくりこむことが可能で
あって、多層メタル化配線の第１レベルメタルの一部と
して使用することが可能である。
【図面の簡単な説明】
【図１】図１は本発明に従った製造工程における相補型
ＨＦＥＴ構造の部分拡大断面図である。
【図２】図２は本発明に従った製造工程における相補型
ＨＦＥＴ構造の部分拡大断面図である。
【図３】図３は本発明を実施した相補型ＨＦＥＴ構造の
部分拡大断面図である。
【符号の説明】
１２　　半絶縁性基板 １８　　Ш−Ｖ族半導体層 ２０　　第１絶縁体層 ２２　　第１開口部 ２４　　第２開口部 ２８，３０　　ゲート ３６，３８　　ソースおよびドレイン領域４０　　アイ
ソレーション領域 ４２　　オーミックコンタクト

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】　　ＨＦＥＴを製造する方法であって：半
    絶縁性基板（１２）を準備する段階；前記半絶縁性基板
    （１２）に禁止帯幅の狭いШ−Ｖ族半導体層（１８）を
    形成する段階；第１絶縁材料からなる第１絶縁体層（２
    ０）を前記Ш−Ｖ族半導体層（１８）に形成する段階；
    前記第１絶縁体層（２０）および前記Ш−Ｖ族半導体層
    （１８）を貫通するように第１開口部（２２）と第２開
    口部（２４）とを形成する段階；前記第１開口部（２２
    ）および第２開口部（２４）のサイドウォールに第２絶
    縁材料からなる絶縁体スペーサ（２６）を形成する段階
    ；前記第１開口部および第２開口部内にゲート（２８，
    ３０）を形成する段階；前記第１絶縁体層（２０）を取
    り除く段階；前記Ш−Ｖ族半導体層（１８）および前記
    基板（１２）中に前記それぞれのゲート（２８，３０）
    に近接するようにソースおよびドレイン領域（３６，３
    ８）を形成し、該形成は前記ゲート（２８，３０）に対
    して自己整合する段階；素子と素子の間にアイソレーシ
    ョン領域（４０）を形成する段階；および前記ソースお
    よびドレイン領域（３６，３８）にオーミックコンタク
    ト（４２）を形成し、該形成は前記ゲートに対して自己
    整合する段階；から成ることを特徴とする方法。
  2. 【請求項２】　　相補型ＨＦＥＥＴを製造する方法であ
    って：半絶縁性の基板（１２）を準備する段階；前記基
    板（１２）に禁止帯の幅の狭いШ−Ｖ半導体層（１８）
    を形成する段階；前記第１絶縁層（２０）および前記Ш
    −Ｖ族半導体層（１８）を貫通する第１開口部（２２）
    と、前記第１絶縁層（２０）を貫通する第２開口部とを
    形成する段階；前記第１開口部（２２）および第２開口
    部（２４）のサイドウォールに第２絶縁材料からなる絶
    縁体スペーサ（２６）を形成する段階；選択的なタング
    ステンのデポジション工程またはＨＦＥＴの表面に中間
    膜（３２）を形成して、前記中間膜（３２）に非選択的
    にタングステン層を形成し、前記タングステン層をおよ
    び前記中間膜（３２）をエッチバックする工程、のどち
    らかによって前記第１開口部（２２）および前記第２開
    口（２４）の内にタングステンゲート（２８，３０）を
    前記第１開口部（２２）および前記第２開口部（２４）
    の内にのみ位置するように形成する段階；前記絶縁体ス
    ペーサ（２６）とその下部に位置するШ−Ｖ族半導体層
    （１８）の一部を前記第２開口部（２４）から取り除き
    、前記取り除かれた絶縁体スペーサ（２６）とШ−Ｖ族
    半導体層（１８）の一部とが位置していた部分に第２絶
    縁材料からなる第２スペーサ（３４）を形成する段階；
    前記第１開口部および前記第２開口部内に形成された前
    記ゲート（２８，３０）にそれぞれ近接するように前記
    Ш−Ｖ族半導体層（１８）および前記基板（１２）中に
    第１伝導型を有する第１ソース・ドレイン領域（３６）
    と第２伝導型を有する第２ソース・ドレイン領域（３８
    ）とを形成する段階であって、前記第１ソース・ドレイ
    ン領域（３６）および前記第２ソース・ドレイン領域（
    ３８）の形成はそれぞれ前記第１開口部（２２）内に形
    成された前記ゲート（２８）と前記第２開口部（２４）
    内に形成されたゲート（３０）とに対する自己整合で行
    なわれる、ところの段階；素子と素子の間に前記Ш−Ｖ
    族半導体層（１８）および前記基板（１２）の中へ酸素
    をインプラントする段階；および選択的なタングステン
    のデポジション工程、またはＨＦＥＴの表面にオーミッ
    クコンタクト中間膜（４４）を形成し該中間膜（４４）
    に非選択的にタングステン層を形成し前記タングステン
    層およびオーミックコンタクト中間膜（４４）をエッチ
    バックする工程、のどちらかによって前記第１ソース・
    ドレイン領域（３６）および前記第２ドレイン・ソース
    領域にタングステンのオーミックコンタクトを形成し、
    該形成は前記ゲート（２８，３０）に自己整合して行な
    われる、ところの段階；を含むことを特徴とする方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8586246B2 (en) 2008-09-01 2013-11-19 Sony Corporation Positive electrode active material, positive electrode using the same and non-aqueous electrolyte secondary battery
US8828606B2 (en) 2007-08-02 2014-09-09 Sony Corporation Positive electrode active material, positive electrode using the same and non-aqueous electrolyte secondary battery

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5514605A (en) * 1994-08-24 1996-05-07 Nec Corporation Fabrication process for compound semiconductor device
KR100207472B1 (ko) * 1996-06-07 1999-07-15 윤종용 티타늄 질화막 적층 구조의 게이트 전극을 갖춘 반도체장치 및 그 제조 방법
US6528405B1 (en) 2000-02-18 2003-03-04 Motorola, Inc. Enhancement mode RF device and fabrication method
US7504677B2 (en) * 2005-03-28 2009-03-17 Freescale Semiconductor, Inc. Multi-gate enhancement mode RF switch and bias arrangement
EP2270840B1 (en) * 2009-06-29 2020-06-03 IMEC vzw Method for manufacturing an III-V material substrate and the substrate thereof

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4378627A (en) * 1980-07-08 1983-04-05 International Business Machines Corporation Self-aligned metal process for field effect transistor integrated circuits using polycrystalline silicon gate electrodes
US4359816A (en) * 1980-07-08 1982-11-23 International Business Machines Corporation Self-aligned metal process for field effect transistor integrated circuits
JPS59114871A (ja) * 1982-12-21 1984-07-03 Toshiba Corp シヨツトキ−ゲ−ト型ＧａＡｓ電界効果トランジスタの製造方法
JPS59168677A (ja) * 1983-03-14 1984-09-22 Fujitsu Ltd 半導体装置及びその製造方法
EP0143656B1 (en) * 1983-11-29 1989-02-22 Fujitsu Limited Compound semiconductor device and method of producing it
US4615102A (en) * 1984-05-01 1986-10-07 Fujitsu Limited Method of producing enhancement mode and depletion mode FETs
JPS6173377A (ja) * 1984-09-18 1986-04-15 Sony Corp Ｆｅｔの製造方法
US4729000A (en) * 1985-06-21 1988-03-01 Honeywell Inc. Low power AlGaAs/GaAs complementary FETs incorporating InGaAs n-channel gates
EP0267730B1 (en) * 1986-11-10 1992-03-18 AT&T Corp. Tungsten metallization
JPH0834311B2 (ja) * 1987-06-10 1996-03-29 日本電装株式会社 半導体装置の製造方法
US4963511A (en) * 1987-11-30 1990-10-16 Texas Instruments Incorporated Method of reducing tungsten selectivity to a contact sidewall
NL8800221A (nl) * 1988-01-29 1989-08-16 Philips Nv Werkwijze voor het vervaardigen van een halfgeleiderinrichting.
US4830980A (en) * 1988-04-22 1989-05-16 Hughes Aircraft Company Making complementary integrated p-MODFET and n-MODFET
US4822753A (en) * 1988-05-09 1989-04-18 Motorola, Inc. Method for making a w/tin contact

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8828606B2 (en) 2007-08-02 2014-09-09 Sony Corporation Positive electrode active material, positive electrode using the same and non-aqueous electrolyte secondary battery
US8586246B2 (en) 2008-09-01 2013-11-19 Sony Corporation Positive electrode active material, positive electrode using the same and non-aqueous electrolyte secondary battery

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