KR100207472B1 - 티타늄 질화막 적층 구조의 게이트 전극을 갖춘 반도체장치 및 그 제조 방법 - Google Patents

티타늄 질화막 적층 구조의 게이트 전극을 갖춘 반도체장치 및 그 제조 방법 Download PDF

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Abstract

본 발명은 티타늄 질화막 적층 구조의 게이트 전극을 갖춘 반도체 장치 및 그 제조 방법에 관한 것으로, 본 발명에 따른 반도체 장치는 반도체 기판상에서 게이트 산화막을 개재하여 제1도전 물질층과 제2도전 물질층이 순차 적층된 게이트 전극을 포함하고, 상기 제1도전 물질층은 상기 제2도전 물질층보다 작은 폭을 갖는다. 이와 같은 구조를 갖는 본 발명에 따른 반도체 장치를 제조하기 위하여 제1도전층에 대하여 소정의 식각액을 이용하여, 일부 식각된 게이트 산화막의 식각된 단차 부분에서의 손상 부분을 피할 수 있을 정도의 두께 만큼 상기 제1도전층의 측벽을 소정 시간 동안 식각하여 변형된 제1도전층 패턴을 형성한다. 본 발명에 의하면, 게이트 전극용 물질로 티타늄 질화막을 이용하는 반도체 장치에서 게이트 선폭 감소에 따른 저항 증가를 최소화할 수 있고, 신뢰성을 향상시킬 수 있는 반도체 장치를 비교적 단순한 공정으로 제조할 수 있다.

Description

티타늄 질화막 적층 구조의 게이트 전극을 갖춘 반도체 장치 및 그 제조 방법
제1도는 본 발명에 따른 구조를 가지는 게이트 전극을 갖춘 반도체 장치의 일부 단면도이다.
제2도 내지 제5도는 본 발명에 따라 게이트 전극으로 티타늄 질화막을 사용하는 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
제6도 (a) 및 (b)는 본 발명에 따라 제조된 반도체 장치와 종래 기술에 따른 반도체 장치의 I-V 특성을 나타낸 그래프이다.
* 도면의 주요부분에 대한 부호의 설명
2 : 반도체 기판 4 : 게이트 산화막
4a : 일부 식각된 게이트 산화막 8 : 제1도전층
8a : 제1도전층 패턴 8b : 변형된 제1도전층 패턴
10 : 제2도전층 10a : 제2도전층 패턴
12 : 제1절연층 12a : 제1절연층 패턴
15 : 게이트 전극 패턴 20,30 : 불순물
22 : 저농도 소스/드레인 영역 25 : 게이트 전극
28 : 스페이서 30 : 불순물
32 : 고농도 소스/드레인 영역 40 : 게이트 산화막
50 : 제1도전 물질층 60 : 제2도전 물질층
70 : 게이트 전극
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 티타늄 질화막(TiN) 적층 구조의 게이트 전극을 갖춘 반도체 장치 및 그 제조 방법에 관한 것이다.
일반적으로, 반도체 장치의 제조에 있어서 동작 속도를 빠르게 하기 위해서 많은 노력이 수행되고 있다. 특히, 반도체 장치의 집적도가 증가함에 따라, 게이트 전극에 사용되는 물질에 관한 연구가 많이 이루어지고 있다. 게이트 전극에 사용되는 물질은 저항이 낮아야 하고, 후속 열처리 공정에서 화학적으로 안정하여 게이트 절연막과 반응하지 않으며, 게이트 절연막과 접착성이 좋아 응력에 의한 막의 변형이 없어야 하고, 미세 패터닝이 용이하도록 식각 특성이 좋아야 한다. 그러나, 이러한 요구를 전부 만족하는 물질이 아직까지는 발견되지 않아 여러 가지 금속층을 적층하여 사용하는 방법이 연구되고 있다. 여러 저저항 금속중에서 열적 안정성 및 일함수 등을 고려할 때 SiO2위에 텅스텐(W)을 직접 증착하거나, 질화물 금속, 예를 들면 TiN 상에 저저항 금속, 예를 들면, W, Ti, TiSi2, Cu 등을 적층하는 구조가 특히 유망하다.
티타늄 질화막은 게이트 절연층과의 접착성이 좋아 후속 공정의 열에 의하여 발생되는 응력에도 안정한 형태를 유지한다. 또한, 확산 방지 특성이 우수하므로, 그 상부에 형성된 저저항 금속이 게이트 절연막으로 확산되어 침투하는 것을 방지한다. 티타늄 질화막의 또 다른 장점으로서 일함수 특성을 들을 수 있다. 통상의 폴리실리콘층을 게이트 전극으로 사용하는 경우에는, NMOS 트랜지스터는 표면 채널이 형성되므로 트랜지스터 구조의 최적화가 용이한 반면, PMOS 트랜지스터는 매몰 채널이 형성되므로 단채널 효과가 크게 나타나 소자의 미세화가 어려운 문제점이 있다. 그러나, 티타늄 질화막을 게이트로 사용하는 경우에는, NMOS, PMOS 트랜지스터 모두 표면 채널이 형성되므로 고집적 장치의 제작에 용이한 장점이 있다.
그러나, 티타늄 질화막을 게이트 전극용 물질로 사용하기 위해서는 다음에 설명하는 바와 같이 아직 해결되지 않은 문제점들이 있다.
첫째, 식각이 어려운 단점이 있다. 게이트 전극용 물질로 사용하기 위해서는 게이트 절연막과의 식각 선택비가 높아야 하나, 아직 적절한 건식 삭각 수단이 개발되지 않았다. 따라서, 현재 개발되어 있는 건식 식각 공정을 이용할 때에는 오버에칭 공정시 게이트 절연막 뿐만 아니라 기판의 손상이 발생된다.
둘째, 후속 공정에서 산화 공정을 적용할 수 없는 단점이 있다. 즉, 게이트 전극용 물질을 건식 식각한 후 게이트 전극 양 끝단의 게이트 절연막의 손상 부위를 환원시키기 위해서 산화분위기에서 열처리하여야 하나, 산화 공정을 진행할 경우 티타늄 질화막의 부피 팽창에 의해서 강한 응력이 유발되고 이에 따라 접착성이 저하되어 패턴의 변형이 생긴다. 또한, 티티늄 질화막이 산화된 막은 막의 특성이 검증되어 있지 않아서 사용되는데 제한이 있다.
상기한 바와 같은 문제를 극복하기 위한 한가지 방법으로서, 습식 식각을 이용하여 트랜지스터를 제적한 예가 문헌(Jeong-Mo Hwang and Gordon Pollack, Novel Polysilicon/TiN Stacked-Gate Structure for Fully-Depleted SOI/CMOS, IEDM, p345~348, 1992)에 개시되어 있다. 그러나, 상기 습식 식각을 이용한 트랜지스터의 제작은 습식 식각 특성, 즉 식각 균일도 및 식각율의 정밀 제어가 어렵고, 등방성 식각 특성 때문에 게이트 전극 크기를 일정하게 제작하는 것이 불가능한 단점이 있다. 또한, 티타늄 질화막에 의해 구성되는 게이트 전극 하부(bottom gate)가 길어져서 게이트 전극에 대한 절연 마진이 줄어들게 되므로 고집적화의 면에서는 불리하다.
따라서, 본 발명의 목적은 게이트 전극용 물질로 티타늄 질화막을 이용하는데 있어서 상기한 바와 같은 종래 기술에서의 문제를 해결할 수 있는 구조를 가지는 게이트 전극을 갖춘 반도체 장치를 제공하는 것으로, 게이트 선폭 감소에 따른 저항 증가를 최소화하면서 신뢰성이 개선된 게이트 전극을 갖춘 반도체 장치를 제공하는 것이다.
본 발명의 다른 목적은 상기와 같은 티타늄 질화막 적층 구조의 게이트 전극을 갖춘 반도체 장치를 제조하는 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명은, 반도체 기판, 상기 반도체 기판의 표면에 서로 일정 간격만큼 떨어지도록 형성되어 그들 사이에 채널 영역을 한정해주는 소스/드레인 영역, 상기 채널 영역 상부에 형성된 게이트 절연막, 및 상기 게이트 절연막상에 형성된 게이트 전극을 포함하는 반도체 장치에 있어서, 싱기 게이트 전극은 티타늄 질화막으로 이루어지는 제1도전 물질층과, 상기 제1도전 물질층보다 넓은 폭을 갖는 제2도전 물질층이 차례로 적층된 것을 특징으로 하는 반도체 장치를 제공한다.
상기 제2도전 물질층은 텅스텐, 구리 및 티타늄 실리사이드로 이루어진 군에서 선택된 적어도 어느 하나이다.
상기 다른 목적을 달성하기 위하여 본 발명은, 반도체 기판 상에 게이트 산화막을 형성하는 단계와, 상기 게이트 산화막이 형성된 기판의 전면에 티타늄 질화막으로 이루어지는 제1도전층, 제2도전층, 제1절연층을 순차적으로 형성하는 단계와, 사진 식각 공정을 이용하여 상기 제1절연층을 패터닝하여 제1절연층 패턴을 형성하는 단계와, 상기 제1절연층 패턴을 식각 마스크로 하여 상기 제2도전층 및 제1도전층을 차례로 식각하여 제2도전층 패턴 및 티타늄 질화막 패턴을 형성하는 단계와, 상기 티타늄 질화막 패턴을 습식 식각하여 상기 제2도전층 패턴의 폭보다 작은 폭을 갖는 변형된 티타늄 질화막 패턴을 형성함으로써 상기 변형된 티타늄 질화막 패턴 및 상기 제2도전층 패턴으로 구성된 게이트 전극을 형성하는 단계와, 상기 게이트 전극 및 상기 제1절연층 패턴의 측벽에 제2절연층으로 이루어진 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법을 제공한다.
바람직하게는, 상기 변형된 티타늄 질화막 패턴을 형성하기 위하여 상기 티타늄 질화막 패턴은 과산화수소수 또는 과산화수소수와 황산의 혼합액으로 이루어지는 식각액으로 습식 식각된다.
상기 과산화수소수와 황산의 혼합액은 과산화수소수:황산이 6:1이다.
상기 제2도전층은 텅스텐, 구리 및 티타늄 실리사이드로 이루어진 군에서 선택된 적어도 어느 하나로 형성한다.
상기 제1절연층, 제2절연층 실리콘 산화막 또는 실리콘 질화막으로 구성한다.
또한, 상기 다른 목적을 달성하기 위하여 본 발명은, 반도체 기판 상에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막의 소정 영역상에 차례로 적층된 티타늄 질화막으로 이루어지는 제1도전층 패턴, 제2도전층 패턴 및 제1절연층 패턴을 형성하는 단계와, 상기 결과물 전면에 상기 제1절연층 패턴을 이온 주입 마스크로 하여 1차 이온 주입을 실시함으로써, 상기 반도체 기판 표면에 저농도 소스/드레인 영역을 형성하는 단계와, 상기 제1도전층 패턴을 습식 식각하여 상기 제2도전층 패턴의 폭보다 작은 폭을 갖는 변형된 티타늄 질화막 패턴을 형성함으로써 상기 변형된 티타늄 질화막 패턴 및 상기 제2도전층 패턴으로 구성된 게이트 전극을 형성하는 단계와, 상기 게이트 전극 및 상기 티타늄 질화막 패턴 측벽에 제2절연층으로 이루어진 스페이서를 형성하는 단계와, 상기 결과물 전면에 상기 스페이서 및 제1절연층 패턴을 이온 주입 마스크로하여 2차 이온 주입을 실시함으로써, 고농도 소스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법을 제공한다.
본 발명에 의하면, 게이트 전극용 물질로 티타늄 질화막을 이용하는 반도체 장치에서 게이트 선폭 감소에 따른 저항 증가를 최소화할 수 있고, 신뢰성을 향상시킬 수 있는 반도체 장치를 비교적 단순한 공정으로 제조할 수 있다.
다음에, 본 발명의 바람직한 실시예에 대하여 첨부 도면을 참조하여 상세히 설명한다.
제1도는 본 발명에 따른 구조를 가지는 게이트 전극을 갖춘 반도체 장치의 일부 단면도이다.
제1도를 참조하면, 본 발명에 따른 게이트 전극을 갖춘 반도체 장치는 반도체 기판(2)상에서 게이트 산화막(40)을 개재하여 제1도전 물질층(50)과 제2도전 물질층(60)이 순차 적층된 게이트 전극(70)을 포함하며, 상기 제1도전 물질층(50)은 상기 제2도전 물질층(60)보다 작은 폭을 갖는다. 여기서, 상기 제1도전 물질층(50)은 티타늄 질화막으로 구성될 수 있다. 또한, 상기 제2도전 물질층(60)은 텅스텐, 구리 및 티타늄 실리사이드로 이루어진 군에서 선택된 어느 하나로 구성될 수 있다.
다음에, 상기와 같이 구성된 본 발명에 따른 구조를 가지는 게이트 전극을 갖춘 반도체 장치를 제조하는 방법을 설명한다.
제2도 내지 제5도는 본 발명에 따라 게이트 전극으로 티타늄 질화막을 사용하는 반도체 장치의 제조 방법을 설명하기 위하여 나타낸 단면도들이다.
제2도를 참조하면, 반도체 기판(2) 상에 게이트 산화막(4)을 형성한다. 그 후, 게이트 산화막(4)이 형성된 기판(2) 상에 제1도전층(8), 제2도전층(10) 및 제1절연층(12)을 순차적으로 형성한다. 상기 제1도전층(8)은 티타늄 질화막으로 형성하며, 그 두께는 충분한 확산 방지 효과를 얻을 수 있는 300Å 이상이면 가능하나 식각이 어려운 점을 감안하여 지나치게 두껍지 않도록 1000Å 이하로 형성하는 것이 바람직하다. 상기 제2도전층(10)은 티타늄 질화막보다 저항이 낮은 물질, 즉 텅스텐, 구리 또는 티타늄 실리사이드 등으로 형성한다. 상기 제1절연층(12)은 제2도전층(10)이 외부에 노출되어 후속 공정의 화학 작용에 의하여 손상되는 것을 방지하기 위해 보호층으로써 실리콘 산화막 또는 실리콘 질화막을 사용한다.
제3도는 상기 제1절연층(12), 제2도전층(10), 제1도전층(8)을 식각하는 단계를 나타낸다. 구체적으로 설명하면, 상기 제1절연층(12) 상에 포토레지스트막 패턴(도시 생략)을 형성한 후, 이를 식각 마스크로 하여 상기 제1절연층(12)을 식각하여 제1절연층 패턴(12a)을 형성한다. 다음에, 상기 포토레지스트막 패턴을 제거한 후, 제1절연층 패턴(12a)을 식각 마스크로 하여 상기 제2도전층(10) 및 제1도전층(8)을 식각하여 제2도전층 패턴(10a) 및 제1도전층 패턴(8a)을 형성한다. 이 때, 상기 게이트 산화막(4)의 일부가 에칭에 의해 손상되어, 제3도에 도시한 바와 같이 단차 부분(A)을 포함하는 게이트산화막(4a)을 형성할 수 있다. 이로써, 게이트 전극 패턴(15)을 형성한다.
그 후, 제조하고자 하는 반도체 장치가 LDD(Lightly Doped Drain) 구조를 채용하는 경우에는 LDD 형성을 위한 불순물(20)을 이온 주입하여 저농도 소스/드레인 영역(22)을 형성한다.
제4도는 상기 결과물상의 게이트 전극 패턴(15)을 습식 식각하여 게이트 전극(25)을 형성하는 단계를 나타낸다. 구체적으로 설명하면, 소정의 식각액을 이용하여, 상기 일부 식각된 게이트 산화막(4a)의 상기 단차 부분(A)에서의 손상 부분을 피할 수 있을 정도의 두께 만큼 상기 제1도전층 패턴(8a)의 측벽을 소정 시간 동안 식각하여 변형된 제1도전층 패턴(8b)을 형성한다. 바람직하게는, 상기 제1도전층 패턴(8a)이 약 50~100Å 식각되도록 상기 소정의 식각액을 이용하여 소정 시간 동안 상기 게이트 전극 패턴(15)을 식각하여 게이트 전극(25)을 형성한다. 여기서, 상기 식각액으로서 과산화수소수 또는 과산화수소수와 황산의 혼합액을 사용할 수 있다. 상기 소정의 식각액으로서 과산화수소수와 황산의 혼합액을 사용하는 경우에는, 과산화수소수:황산의 혼합비를 6:1로 하여 사용하는 것이 바람직하다. 이와 같은 식각액을 사용하는 경우에는 130℃에서 상기 제1도전층 패턴(8a)을 구성하는 TiN의 식각율이 약 200Å/min이므로, 상기 조건에서 약 20~30초 식각하면 50~100Å정도로 적당한 두께가 식각되어 변형된 제1도전층 패턴(8b)이 형성된다. 한편, 상기 제2도전층 패턴(10a)을 구성하는 W는 식각율을 TiN보다 약 1/3정도 작다. 따라서, 상기와 같은 습식 식각 후에도 제2도전층 패턴(10a)의 선폭은 거의 줄어들지 않는다. 또한, 상기와 같이 과산화수소수 또는 과산화수소수와 황산의 혼합액을 이용하여 상기 제1도전층 패턴(8a)의 측벽을 식각할 때, 실리콘 또는 산화물이 이들 식각액을 구성하는 화학 물질에 의해 전혀 식각되지 않기 때문에 산화막이 더 손상되는 일은 없으며, 오히려 상기 제1도전층 패턴(8a)의 측벽을 식각한 후에 남아 있는 잔류물 등을 제거해주는 세정 효과가 기대된다.
제5도는 게이트 전극(25)의 측벽에 스페이서(28)를 형성하는 단계를 나타낸다. 구체적으로 설명하면, 상기 결과물 전면에 제2절연층을 적층한 후, 식각하여 스페이서(28)를 형성한다. 상기 제2절연층은 실리콘 산화막 또는 실리콘 질화막을 이용한다.
그 후, 상기 스페이서(28)를 마스크로 사용하여 불순물(30)을 이온 주입하여 고농도 소스/드레인 영역(32)을 형성함으로써 본 발명에 따른 반도체 장치에서의 트랜지스터 제작을 완료한다.
제6 (a) 및 (b)는 각각 본 발명에 따라 제1도전층 패턴을 습식 식각하여 제조한 반도체 장치와, 제1도전층 패턴의 습식 식각 단계를 생략하여 제조한 반도체 장치에 대하여 게이트 산화막의 I-V 특성을 비교하여 나타낸 것이다. 제6도 (a) 및 (b)로부터, 제1도전층 패턴의 습식 식각 단계를 생략하여 제조한 반도체 장치에서는 낮은 전압에서 게이트 산화막이 절연 파괴되는 트랜지스터가 상당수 있으나, 본 발명에 따른 반도체 장치에서는 모두 비교적 높은 전계에서 절연 파괴가 일어나는 것을 알 수 있다.
상기한 바와 같이, 본 발명에 의하면 게이트 전극용 물질로 티타늄 질화막을 이용하는 반도체 장치에서 게이트 선폭 감소에 따른 저항증가를 최소화할 수 있고, 신뢰성을 향상시킬 수 있는 반도체 장치를 비교적 단순한 공정으로 제조할 수 있다.
본 발명은 상기 실시예에 한정되지 않으며 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 분야의 통상의 지식을 가진 자에 의한 다양한 응용이 가능함은 물론이다.

Claims (8)

  1. 반도체 기판, 상기 반도체 기판의 표면에 서로 일정간격만큼 떨어지도록 형성되어 그들 사이에 채널 영역을 한정해주는 소스/드레인 영역, 상기 채널 영역 상부에 형성된 게이트 절연막, 및 상기 게이트 절연막상에 형성된 게이트 전극을 포함하는 반도체 장치에 있어서, 상기 게이트 전극은 티타늄 질화막으로 이루어지는 제1도전 물질층과, 상기 제1도전 물질층보다 넓은 폭을 갖는 제2도전 물질층이 차례로 적층된 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 제2도전 물질층은 텅스텐, 구리 및 티타늄 실리사이드로 이루어진 군에서 선택된 적어도 어느 하나인 것을 특징으로 하는 반도체 장치.
  3. 반도체 기판 상에 게이트 산화막을 형성하는 단계와, 상기 게이트 산화막이 형성된 기판의 전면에 티타늄 질화막으로 이루어지는 제1도전층, 제2도전층, 제1절연층을 순차적으로 형성하는 단계와, 사진 식각 공정을 이용하여 상기 제1절연층을 패터닝하여 제1절연층 패턴을 형성하는 단계와, 상기 제1절연층 패턴을 식각 마스크로 하여 상기 제2도전층 및 제1도전층을 차례로 식각하여 제2도전층 패턴 및 티타늄 질화막 패턴을 형성하는 단계와, 상기 티타늄 질화막 패턴을 습식 식각하여 상기 제2도전층 패턴의 폭보다 작은 폭을 갖는 변형된 티타늄 질화막 패턴을 형성함으로써 상기 변형된 티타늄 질화막 패턴 및 상기 제2도전층 패턴으로 구성된 게이트 전극을 형성하는 단계와, 상기 게이트 전극 및 상기 제1절연층 패턴의 측벽에 제2절연층으로 이루어진 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제3항에 있어서, 상기 변동된 티타늄 질화막 패턴을 형성하기 위하여 상기 티타늄 질화막 패턴은 과산화수소수 또는 과산화수소수와 황산의 혼합액으로 이루어지는 식각액으로 습식 식각되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제4항에 있어서, 상기 과산화수소소와 황산의 혼합액은 과산화수소수:황산이 6:1인 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제3항에 있어서, 상기 제2도전층은 텅스텐, 구리 및 티타늄 실리사이드로 이루어진 군에서 선택된 적어도 어느 하나로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제3항에 있어서, 상기 제1절연층, 제2절연층은 실리콘 산화막 또는 실리콘 질화막으로 구성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 반도체 기판 상에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막의 소정 영역상에 차례로 적층된 티타늄 질화막으로 이루어지는 제1도전층 패턴, 제2도전층 패턴 및 제1절연층 패턴을 형성하는 단계와, 상기 결과물 전면에 상기 제1절연층 패턴을 이온 주입 마스크로 하여 1차 이온 주입을 실시함으로써, 상기 반도체 기판 표면에 저농도 소스/드레인 영역을 형성하는 단계와, 상기 제1도전층 패턴을 습식 식각하여 상기 제2도전층 패턴의 폭보다 작은 폭을 갖는 변형된 티타늄 질화막 패턴을 형성함으로써 상기 변형된 티타늄 질화막 패턴 및 상기 제2도전층 패턴으로 구성된 게이트 전극을 형성하는 단계와, 상기 게이트 전극 및 상기 티타늄 질화막 패턴 측벽에 제2절연층으로 이루어진 스페이서를 형성하는 단계와, 상기 결과물 전면에 상기 스페이서 및 제1절연층 패턴을 이온 주입 마스크로하여 2차 이온 주입을 실시함으로써, 고농도 소스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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