JP2007157739A - Ｃｍｏｓ半導体素子とその製造方法 - Google Patents

Abstract

【課題】窒素含有量の異なる金属をゲート電極材として用いたＣＭＯＳトランジスタにおいて、ゲート電極の抵抗を低減しＣＭＯＳトランジスタの微細化を実現する。
【解決手段】半導体基板上のＮＭＯＳ領域とＰＭＯＳ領域にゲート絶縁膜を介してそれぞれ窒素含有量の異なる下層金属層とその上に積層された上層金属層から成る２層構成のゲート電極が形成されたＣＭＯＳ半導体素子であって、前記下層金属層を前記上層金属層よりゲート長方向の長さを短くする。
【選択図】図１

Description

本発明はＣＭＯＳ半導体素子とその製造方法に係り、特に金属ゲート電極を有するＣＭＯＳトランジスタとその製造方法に関する。

ＣＭＯＳトランジスタの製造に際しては、シリコン基板上のｎＭＯＳ領域とｐＭＯＳ領域に所定の仕事関数差、たとえば１ｅＶ程度の仕事関数差を持つ２種類のゲート電極材を用いてｎＭＯＳトランジスタ及びｐＭＯＳトランジスタを形成する必要がある。ゲート電極材として従来は専ら多結晶シリコンが用いられてきた。多結晶シリコンは導入不純物の種類によってその仕事関数を制御することができるため、たとえば、ｎＭＯＳ領域で用いられる多結晶シリコンにはＡｓをドープし、ｐＭＯＳ領域で用いられる多結晶シリコンにはＢをドープすることにより容易にｎＭＯＳ及びｐＭＯＳ領域におけるゲート電極に所定の仕事関数差を設定することが可能である。

しかし、近年におけるＣＭＯＳトランジスタ及びそれを用いた集積回路の高速・高集積化の要求に伴ってゲート電極の薄層化及びゲート長の短小化が進むにつれ多結晶シリコンの持つ高い抵抗率、さらには空乏化現象がトランジスタ特性の向上を阻む大きな要因となってきた。

そこで、多結晶シリコンに代わって金属をゲート電極材として用いることが検討されており、具体的には、仕事関数の異なる２種類の金属をｎＭＯＳ及びｐＭＯＳランジスタのゲート電極として用いることが提案されている。

また、金属に窒素を導入した金属窒化物では窒素含有量によって仕事関数が変化することが知られており、この現象を利用すれば同一の金属膜に対する窒素含有量を制御することによりｎＭＯＳ及びｐＭＯＳトランジスタのゲート電極に所定の仕事関数差を設定することが可能となる。（特許文献１）。
特開２０００−３１２９６号公報

仕事関数の異なる２種類の金属を用いる方法では、金属の種類を適切に選択することにより比較的容易に所定の仕事関数差を設定することができる。しかし、この方法では半導体基板上に２種類の金属膜をそれぞれ別工程で形成しパターニングする必要があるため工程数が多くなりコスト高になるという問題がある。

同一の金属膜に対する窒素含有量を制御する方法は上述の方法に比べて工程数が少なくなる点で優れている。しかし、この方法では所定の仕事関数差を得るために少なくとも一方の金属膜に対する窒素含有量を大きくしなければならない。ところが、窒素含有量が増加すると抵抗値もそれとともに増加することになりこれがＣＭＯＳトランジスタの特性を劣化させるという問題が生じる。

そこで、本発明は窒素含有量の異なる金属をゲート電極材として用いたＣＭＯＳトランジスタにおいて、ゲート電極の抵抗を低減しＣＭＯＳトランジスタの微細化を実現することを目的とする。

上記課題の解決は、半導体基板上のｎＭＯＳ領域とｐＭＯＳ領域にゲート絶縁膜を介してそれぞれ窒素含有量の異なる下層金属層とその上に積層された上層金属層から成る２層構成のゲート電極が形成されたＣＭＯＳ半導体素子であって、前記下層金属層は前記上層金属層よりゲート長方向の長さが短いことを特徴とするＣＭＯＳ半導体素子によって達成される。

本発明では、下層金属層のゲート長方向の長さを上層金属層におけるそれより短くしている。その結果、下層金属層によって決められるゲート長を短小化したときのゲート電極の抵抗値の増加を上層金属層によって抑えることが可能となるのでＣＭＯＳ半導体素子の高速・微細化の実現に有効である。

窒素含有量の異なる金属をゲート電極材とするＣＭＯＳトランジスタにおけるゲート長の短小化とゲート電極の低抵抗化を簡単な工程で実現した。

図１（ａ）−（ｄ）は本発明の実施例に係るＣＭＯＳトランジスタの製造方法を示す工程断面図である。まず、 図１（ａ）に示したように、シリコン基板１にｎＭＯＳ領域１ａとｐＭＯＳ領域１ｂを形成する。ｎＭＯＳ領域１ａとｐＭＯＳ領域１ｂには、この後の工程でそれぞれｎＭＯＳトランジスタとｐＭＯＳトランジスタが形成されることになる。ここで、ｎＭＯＳ領域１ａとｐＭＯＳ領域１ｂは分離領域１ｃによって電気的に分離される。分離領域１ｃはシリコン基板１の選択酸化によって形成されるＬＯＣＯＳ構造あるいはトレンチ分離溝等の周知の構造を有する。

ついで、ｎＭＯＳ領域１ａとｐＭＯＳ領域１ｂ上にゲート絶縁膜として用いるＨｆＯ膜２を形成する。ＨｆＯ膜以外にもＨｆＯ膜と同様な高誘電率を有するＺｒＯ等の絶縁膜を用いることができ、これらの絶縁膜は周知のＣＶＤ法、スパッタ蒸着法等により堆積させることができる。また、ＨｆＯ膜、ＺｒＯ膜に代えて従来から用いられているシリコン基板１の熱酸化によるＳｉＯ₂を用いることもできる。ついで、ＨｆＯ膜２上にゲート電極の下層金属膜となるＨｆ膜を堆積し窒素イオンの注入を行うことにより所定量の窒素が含有されたＨｆＮ膜３を形成する。ここで、Ｈｆ膜と同様に抵抗率が小さく且つ安定なＺｒ膜及びその窒化物であるＺｒＮ膜を用いることもできる。

続いて、ＨｆＮ膜３上にゲート電極の上層金属膜となるＭｏＮ膜４を形成する。ＭｏＮ膜４はＭｏ膜を堆積した後窒素イオンの注入を行うことにより形成することができる。ＭｏＮ膜はＭｏ膜に比べて抵抗率が高くなるものの耐酸化性が高く後工程の熱処理による膜特性の劣化が少ないという利点があり、そのためＭｏ膜に代えて用いられる。Ｍｏ膜、ＭｏＮ膜以外にもＷ膜、ＷＮ膜を用いることもできる。

ついで、図１（ｂ）に示したように、ｎＭＯＳ領域１ａ上に選択的にレジスト膜５を形成する。そして、このレジスト膜５をマスクとしてｐＭＯＳ領域１ｂに選択的に窒素をイオン注入する。これによりｐＭＯＳ領域１ｂにおけるＨｆＮ膜３の窒素含有量をｎＭＯＳ領域１ａにおけるＨｆＮ膜３の窒素含有量より大きくしその間に所定の仕事関数差を設定する。たとえば、ＨｆＮ膜３の窒素含有量がｎＭＯＳ領域１ａ上で５×１０²¹ｃｍ^-3、ｐＭＯＳ領域１ｂ上で１×１０²²ｃｍ^-3となるようにイオン注入量を制御すると、ｎＭＯＳ領域１ａとｐＭＯＳ領域１ｂ上におけるＨｆＮ膜３の仕事関数はそれぞれ４．１ｅＶ、５．１ｅＶとなり、その間の仕事関数差を１ｅＶに設定することができる。

ついで、図１（ｃ）に示したように、ｎＭＯＳ領域１ａとｐＭＯＳ領域１ｂにそれぞれゲート電極用のレジストパターン６ａ、６ｂを形成し、これをマスクにしてＭｏＮ膜４をドライエッチングし上層ゲート電極４ａ、４ｂを形成する。なお、通常は、パターン精度向上のためレジストパターン６ａ、６ｂに代えてＳｉＮ等からなるハードマスクを用いるが、ここでは簡単のため省略してある。

ドライエッチングに際しては、エッチング装置内で下部エッチング電極を設けたウェーハ載置台にシリコン基板１を載置し、その上方で下部エッチング電極と対向する位置に上部エッチング電極を配置する。この状態でエッチング装置内にＣｌ₂ガス流量５０ｃｃ、Ｏ₂ガス流量１０ ｃｃを導入し、内部圧力を１２Ｔｏｒｒに設定する。そして、下部エッチング電極及び上部エッチング電極にそれぞれ２００Ｗのパワーを印加することによりＭｏＮ膜４の異方性エッチングを行う。上記エッチング条件下でＭｏＮ膜４とその下に形成されているＨｆＮ膜３に対するエッチングの選択比はおよそ３：１となるため、ＨｆＮ膜３は実質上エッチングされることなく残り、その結果、ゲート絶縁膜となるＨｆＯ膜２へのエッチングによるダメージは最小限に抑えられる。

ついで、図１（ｄ）に示したように、上層ゲート電極４ａ、４ｂをマスクにしてＨｆＮ膜３をドライエッチングすることにより下層ゲート電極３ａ、３ｂを形成する。

ドライエッチングに際しては、上述のエッチング装置と同一構造のものを用いエッチング装置内にＣｌ₂ガス流量１０ｃｃ、ＢＣｌ₃ガス流量５０ ｃｃを導入し、室内圧力を２４Ｔｏｒｒに設定する。そして、下部エッチング電極にはパワーを印加せず上部電極に４００Ｗのパワーを印加するとＭｏＮ膜４とその下のＨｆＮ膜３に対するエッチングの選択比は１：５となってＭｏＮ膜からなる上層ゲート電極４ａ、４ｂは実質上エッチングされず、ＨｆＮ膜３のみが等方性エッチングによりサイドエッチングされノッチゲート形状が得られる。

ついで、図２（ａ）に示したように、上層ゲート電極４ａ、下層ゲート電極３ａ及び上層ゲート電極４ｂ、下層ゲート電極３ｂをマスクとして不純物のイオン注入を行うことによりｎＭＯＳ領域１ａとｐＭＯＳ領域１ｂにそれぞれ接合深さの浅いエクステンション領域７ａ、７ｂを形成する。このとき、下層ゲート電極３ａ、３ｂの端部直下にまでエクステンション領域７ａ、７ｂを形成するため図２（ａ）中矢印で示した斜め方向からイオン注入を行う。

ついで、ＣＶＤ法を用いて全面にＳｉＯ₂膜を形成し異方性エッチングを行うと、図２（ｂ）に示したように、上層ゲート電極４ａ、下層ゲート電極３ａ及び上層ゲート電極４ｂ、下層ゲート電極３ｂの側壁にはそれぞれＳｉＯ₂膜から成るサイドウォール膜８ａ、８ｂが残されることになる。続いて、上層ゲート電極４ａ、下層ゲート電極３ａ及び上層ゲート電極４ｂ、下層ゲート電極３ｂ、サイドウォール膜８ａ、８ｂをマスクとしてイオン注入を行い、接合深さがエクステンション領域より深いソース・ドレイン領域９ａ、９ｂを形成する。その後、周知の層間絶縁膜形成工程、配線工程を経てＣＭＯＳトランジスタが形成される。

上記構成によれば、図１（ｄ）に見られるように、ｎＭＯＳ領域１ａとｐＭＯＳ領域１ｂにおけるトランジスタのゲート長は下層ゲート電極３ａ、３ｂによって決められることになり、また、ゲート電極の抵抗は上層ゲート電極４ａ、４ｂにより決められることになる。したがって、下層ゲート電極３ａ、３ｂのゲート長の短小化及び薄層化により生じた抵抗値の増加は上層ゲート電極４ａ、４ｂの厚みを増加させあるいは長さを長くすることにより抑えることが可能となる。

ＣＭＯＳトランジスタのゲート電極の薄層化及びゲート長の短小化に伴うゲート電極の抵抗値の増加を抑えることができるので、ＣＭＯＳトランジスタとそれを用いた集積回路の高速・高集積化を達成する上で有効である。

本発明の実施例に係るＣＭＯＳトランジスタの製造方法を示す工程断面図（その１） 本発明の実施例に係るＣＭＯＳトランジスタの製造方法を示す工程断面図（その２）

符号の説明

１ シリコン基板
１ａ ｎＭＯＳ領域
１ｂ ｐＭＯＳ領域
２ ＨｆＯ膜
３ ＨｆＮ膜
３ａ、３ｂ 下層ゲート電極
４ ＭｏＮ膜
４ａ、４ｂ 上層ゲート電極
７ａ、７ｂ エクステンション領域
８ａ、８ｂ サイドウォール膜
９ａ、９ｂ ソース・ドレイン領域

Claims (5)

1. 半導体基板上のＮＭＯＳ領域とＰＭＯＳ領域にゲート絶縁膜を介してそれぞれ窒素含有量の異なる下層金属層とその上に積層された上層金属層から成る２層構成のゲート電極が形成されたＣＭＯＳ半導体素子であって、
   前記下層金属層は前記上層金属層よりゲート長方向の長さが短いことを特徴とするＣＭＯＳ半導体素子。
2. 前記下層金属層としてＨｆあるいはＺｒを用いることを特徴とする請求項１記載のＣＭＯＳ半導体素子。
3. 前記上層金属層に窒素が含有されていることを特徴とする請求項１記載のＣＭＯＳ半導体素子。
4. 前記上層金属層としてＭｏあるいはＷを用いることを特徴とする請求項３記載のＣＭＯＳ半導体素子。
5. 半導体基板上のＮＭＯＳ領域とＰＭＯＳ領域にゲート絶縁膜を介してそれぞれ窒素含有量の異なる下層金属層を形成し、さらにその上に上層金属層を形成する工程と、
   前記ＮＭＯＳ領域とＰＭＯＳ領域にゲート電極用のレジストパターンを形成し、このレジストパターンをマスクにして前記上層金属層の異方性エッチングを行うことにより上層ゲート電極を形成する工程と、
   前記上層ゲート電極をマスクにして前記下層金属層の等方性エッチングを行うことにより前記上層ゲート電極よりゲート長方向の長さが短い下層ゲート電極を形成する工程とを備えたことを特徴とするＣＭＯＳ半導体素子の製造方法。

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