JP2695014B2 - Ｍｏｓ型半導体装置 - Google Patents

Ｍｏｓ型半導体装置

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Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は高融点金属をゲート電極材料として用いた
MOS型半導体装置に関する。
（従来の技術） MOS FETのゲート電極は、電極自体が持つ抵抗を低減
するため、一般に金属材料を用いて構成されている。特
に、ゲート電極に対し自己整合的にソース，ドレイン領
域を構成するMOS FETでは、ソース，ドレイン拡散の際
の高温工程によるゲート電極の溶融を防止するため、高
融点金属を用いてゲート電極を構成している。しかしな
がら、高融点金属によるゲート電極は、1000℃以上の高
温になると、ゲート絶縁膜から剥がれ易くなるという問
題がある。
そこで従来では、上記のようなゲード電極の剥がれ
や、ゲート電極の酸化等を防ぐ目的で、例えば第６図の
断面図に示すような素子構造のMOS FETが使用されてい
る。第６図において、31はＰ型のシリコン半導体基板で
あり、この基板31上にはゲート酸化膜32が形成されてい
る。さらにこの基板31上のゲート領域に対応した位置に
は、第１の高融点金属シリサイド層33、高融点金属層34
及び第２の高融点金属シリサイド層35からなる三層構造
のゲート電極36が設けられている。また、基板31内には
ソース，ドレイン領域となるＮ＋型拡散層37,38が形成
されている。
ここで、上記三層構造のゲート電極36の各層の幅、す
なわち、MOS FETのチャネル長方向と平行な方向におけ
る長さが全て同じか、もしくはサイドエッチングの影響
等により、図示のように上層に行く程小さくなる構造と
なっている。
（発明が解決しようとする課題） ところで、第６図のような構造では、最も幅が大きい
第１の高融点金属シリサイド層33によってゲート領域が
決定されるため、この層33の幅は所定の大きさ以下に小
さくすることはできない。また、ゲート容量の値は基板
31に最も近い第１の高融点金属シリサイド層33の幅によ
って決定されるため、ゲート容量の値を一定値以下にす
ることはできない。さらにゲート電極の抵抗値は最も抵
抗率の低い高融点金属層34の抵抗値によって決定される
ものであるが、この層34の幅がサイドエッチンングの影
響等により、第１の高融点金属シリサイド層33の幅より
も小さくなってしまうので、その分、ゲート抵抗値が高
くなる。このため、従来のMOS FETは高周波特性に不利
となる問題がある。
この発明は、上記のような事情を考慮してなされたも
のであり、その目的は、高温工程に耐え、しかも高周波
特性に優れたMOS型半導体装置を提供することにある。
［発明の構成］ （課題を解決するための手段と作用） この発明のMOS型半導体装置は、第１導電型の半導体
基板と、上記基板の表面領域に設けられた第２導電型の
ソース，ドレイン領域と、上記ソース，ドレイン領域相
互間の基板の表面領域に設けられたチャネル領域と、少
なくとも上記チャネル領域上に設けられたゲート絶縁膜
と、上記ゲート絶縁膜上に設けられた第１の高融点金属
シリサイド層、この第１の高融点金属シリサイド層上に
設けられた高融点金属層及びこの高融点金属層上に設け
られた第２の高融点金属シリサイド層からなり、第１の
高融点金属シリサイド層の幅が上記チャネル領域のチャ
ネル長方向の長さよりも短くなるように形成されたゲー
ト電極とを具備してなることを特徴とする。
上記MOS型半導体装置によれば、第１の高融点金属シ
リサイド層の幅をチャネル領域のチャネル長よりも短く
することによってゲート容量値を小さくすることができ
る。また、この発明では、高融点金属層上に第２の高融
点金属シリサイド層を設けることによって、高融点金属
層の酸化を防止することができる。
（実施例） 以下、図面を参照してこの発明を実施例により説明す
る。
第１図はこの発明の一実施例によるMOS FETの素子構
造を示す断面図である。図において、11はＰ型のシリコ
ン半導体基板である。この基板11上にはゲート酸化膜12
が形成されている。さらに上記基板11上のゲート領域に
対応した位置には、膜厚が例えば1000Åの第１の高融点
金属シリサイド層、例えばモリブデン・シリサイド層
（MoSi）13、膜厚が例えば2000Åの高融点金属層、例え
ば金属モリブデン（Mo）層14及び膜厚が例えば1000Åの
第２の高融点金属シリサイド層、例えばモリブデン・シ
リサイド層15からなる三層構造のゲート電極16が設けら
れている。また、基板11内にはソース，ドレイン領域と
なるＮ＋型拡散層17,18が形成されている。
ここで、上記三層構造のゲート電極16の各層の幅、す
なわち、MOS FETのチャネル長方向と平行な方向におけ
る長さは、図示のようにモリブデン・シリサイド層13の
幅が金属モリブデン層14の幅よりも小さくなるように設
定されている。
このような構造のゲート電極を有するMOS FETでは、
金属モリブデン層14とゲート酸化膜12との間に第１のモ
リブデン・シリサイド層13が介在しているため、上記Ｎ
＋型拡散層17,18を形成するときの高温工程の際にも、
金属モリブデン層14が剥がれる恐れはない。
また、ゲート領域の幅（チャネル長）は半導体基板11
上に形成するゲート電極16の幅によって決定されるもの
であり、このゲート領域の幅はさらにソース，ドレイン
領域となるＮ＋型拡散層17,18相互間の距離に対応する
ものである。そして、この間の距離は、イオン注入法等
により両領域を形成する場合、実質的なイオン注入用の
マスクとなる金属モリブデン層14の幅に応じたものとな
る。このため、ゲート電極16のうち、金属モリブデン層
14がゲート領域に対応した幅を持っていればよく、第１
のモリブデン・シリサイド層13の幅はこれよりも小さく
することができる。前記のように、このような構造のMO
S FETにおけるゲート容量の値は、ゲート電極16の最下
層にある第１のモリブデン・シリサイド層13の幅に応じ
て決定されるものであるから、上記実施例のMOS FETで
はこの層の幅が小さいためにゲート容量を十分に低減す
ることができる。
また、ゲート電極の抵抗値は最も抵抗率の低い金属モ
リブデン層14の抵抗値によって決定されるものであり、
上記実施例のMOS FETでは、この層14の幅を大きくする
ことができるため、ゲート抵抗値の低減化も図ることが
できる。このため、ゲート容量の低減化とあいまって、
高周波特性に優れたものとなる。
次に上記のような構造のMOS FETを製造する際の製造
工程を以下に説明する。まず、第２図（ａ）に示すよう
に、基板11上に酸化法によってゲート酸化膜12を形成し
た後、真空蒸着法によって第１のモリブデン・シリサイ
ド層13、金属モリブデン層14及び第２のモリブデン・シ
リサイド層15を順次堆積し、続いて全面にフォトレジス
ト膜19を被着させ、この後、露光、現像処理を行ってゲ
ート領域に対応した位置にこのフォトレジスト膜19を残
す。
次に第２図（ｂ）に示すように、上記フォトレジスト
膜19をマスクに用いて、上記第１のモリブデン・シリサ
イド層13、金属モリブデン層14及び第２のモリブデン・
シリサイド層15からなる三層構造の膜をCDE（ケミカル
・ドライ・エッチング）によりエッチングする。このエ
ッチングの際には、CF4ガスが100（SCCM）、O2ガスが15
0（SCCM）の流量比にされ、高周波電力は280〜350Wに設
定される。このようなエッチング方法及びエッチング条
件でエッチングを行うことにより、図示のような形状の
ゲート電極16が形成される。
この後、図示しないが上記エッチングの際に使用した
フォトレジスト膜19を剥離し、続いて上記ゲート電極16
をマスクに使用したイオン注入法により、基板11の表面
にＮ型の不純物、例えばヒ素（As）を注入し、この後の
熱工程により活性化して前記第１図に示すような構造を
得る。
このような方法により、設計値で２μｍのゲート領域
を形成しようとした場合、第１のモリブデン・シリサイ
ド層13の幅が1.82μｍ、金属モリブデン層14の幅が2.21
μｍ、第２のモリブデン・シリサイド層15の幅が1.47μ
ｍとなった。なお、各層の膜厚は前記と同様にそれぞれ
1000Å、2000Å、1000Åとした。これに対し、前記第６
図のような従来のMOS FETで設計値を２μｍとした場
合、第１の高融点金属シリサイド層33、高融点金属層34
及び第２の高融点金属シリサイド層35の幅はそれぞれ、
2.2μｍ、2.02μｍ、1.85μｍであった。
この結果、上記実施例のMOS FETは、第６図の従来のM
OS FETに比べて、ゲート容量値が17.3％減少し、ゲート
抵抗値も減少した。また、高周波領域における出力特性
を比較すると、従来に比べて出力電力は1.3倍に、ドレ
イン効率は1.1倍に向上した。
また、上記構造のMOS FETでは、第２のモリブデン・
シリサイド層15が存在するため、ゲート電極をエッチン
グによりパターニングする際に、この第２のモリブデン
・シリサイド層15の形状を観測することで、その下部の
金属モリブデン層14の幅を管理することができる。
第３図はこの発明の他の実施例によるMOS FETの素子
構造を示す断面図である。この実施例のものが上記第１
図のMOS FETと異なる点は、前記ゲート電極16の最上層
の第２のモリブデン・シリサイド層15の幅を、その下部
の金属モリブデン層14の幅と同じにしたことにある。こ
のような構造は、第１のモリブデン・シリサイド層13と
第２のモリブデン・シリサイド層15との組成を異ならせ
ることによって実現できる。
第４図は上記第１図もしくは第３図に示すようなゲー
ト電極構造を持ち、特に高周波信号の増幅に適したMOS
FETのパターン平面図である。図示のように、ゲート電
極16は櫛状に複数の部分に別れており、これらの相互間
にＮ＋型のソース領域Ｓ及びドレイン領域Ｄが配置され
ている。
第５図はこの発明のさらに他の実施例によるMOS FET
の素子構造を示す断面図である。この実施例のものが上
記第１図のMOS FETと異なる点は、前記ゲート電極16の
最上層の第２のモリブデン・シリサイド層15を省略した
ことにある。このような構造のゲート電極であっても、
上記と同様の効果を得ることができる。
なお、この発明は上記各実施例に限定されるものでは
なく、種々の変形が可能であることはいうまでもない。
例えば上記実施例では、高融点金属シリサイド層がモリ
ブデン・シリサイド層であり、高融点金属層が金属モリ
ブデン層である場合について説明したが、高融点金属シ
リサイド層としては他にチタン・シリサイド層（TiS
i）、タングステン・シリサイド層（WSi）等が使用可能
であり、さらに高融点金属層としては他にチタン（Ti）
層、タングステン（Ｗ）層等が使用可能である。
［発明の効果］ 以上、説明したようにこの発明によれば、高温工程に
耐え、しかも高周波特性に優れたMOS型半導体装置を提
供することができる。
【図面の簡単な説明】
第１図はこの発明の一実施例装置の断面図、第２図は上
記実施例装置の製造工程を示す断面図、第３図はこの発
明の他の実施例装置の断面図、第４図は上記各実施例装
置のパターン平面図、第５図はこの発明のさらに他の実
施例装置の断面図、第６図は従来装置の断面図である。 11……Ｐ型のシリコン半導体基板、12……ゲート酸化
膜、13……第１のモリブデン・シリサイド層（MoSi）、
14……金属モリブデン層、15……第２のモリブデン・シ
リサイド層、16……ゲート電極、17,18……Ｎ＋型拡散
層、19……フォトレジスト膜。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−105473（ＪＰ，Ａ) 特開 昭59−84472（ＪＰ，Ａ) 特開 昭61−134072（ＪＰ，Ａ) 特開 昭63−296280（ＪＰ，Ａ) 実開 昭62−21558（ＪＰ，Ｕ)

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】半導体基板のゲート領域上にゲート絶縁膜
    を介して設けられた第１の高融点金属シリサイド層と、
    この第１の高融点金属シリサイド層上に、そのシリサイ
    ド層の幅よりも大きな幅で設けられた高融点金属層と、
    この高融点金属層上に設けられた第２の高融点金属シリ
    サイド層とからなるゲート電極を櫛状に配置してなり、
    かつ前記ゲート電極のそれぞれを１か所から共通に取り
    出すようにしたことを特徴とする高周波用MOS型半導体
    装置。
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