JP2702338B2 - 半導体装置、及びその製造方法 - Google Patents

半導体装置、及びその製造方法

Info

Publication number
JP2702338B2
JP2702338B2 JP3296354A JP29635491A JP2702338B2 JP 2702338 B2 JP2702338 B2 JP 2702338B2 JP 3296354 A JP3296354 A JP 3296354A JP 29635491 A JP29635491 A JP 29635491A JP 2702338 B2 JP2702338 B2 JP 2702338B2
Authority
JP
Japan
Prior art keywords
gate electrode
region
layer
source
metal layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP3296354A
Other languages
English (en)
Other versions
JPH05109761A (ja
Inventor
明久 谷口
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP3296354A priority Critical patent/JP2702338B2/ja
Priority to US07/958,788 priority patent/US5384479A/en
Priority to DE4234528A priority patent/DE4234528C2/de
Priority to FR9212298A priority patent/FR2682534B1/fr
Publication of JPH05109761A publication Critical patent/JPH05109761A/ja
Priority to US08/312,047 priority patent/US5462884A/en
Application granted granted Critical
Publication of JP2702338B2 publication Critical patent/JP2702338B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28079—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a single metal, e.g. Ta, W, Mo, Al
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28114—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor characterised by the sectional shape, e.g. T, inverted-T
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41775—Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
    • H01L29/41783—Raised source or drain electrodes self aligned with the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、半導体装置、及びそ
の製造方法に関し、特に電界効果型トランジスタの高周
波特性の向上に関するものである。
【０００２】
【従来の技術】図３は、従来の半導体装置の構成を示す
断面図である。図３を参照して、従来の半導体装置は、
シリコンエピタキシャル層１１と、シリコンエピタキシ
ャル層１１の表層部に所定の間隔をあけて形成されたＮ
+ 型ソース側ＬＤＤ（Lightly-Doped-Drain)部１６、及
びＮ型ドレイン側ＬＤＤ部１７と、ソース側ＬＤＤ部１
６、及びＮ型ドレイン側ＬＤＤ部１７の間に挟まれるよ
うに生じるチャネル領域Ｃ１上に形成されたゲート酸化
膜１２と、ゲート酸化膜１２上に形成されたゲート電極
１３とを備えている。なお、図中、１８はパッシベーシ
ョン膜である。
【０００３】図４は、半導体装置の製造方法を工程順に
示す断面図である。図４を参照して、従来の半導体装置
の製造方法について説明する。先ず、図４(a) に示すよ
うに、熱酸化等によりシリコンエピタキシャル層１１上
の全面にゲート酸化膜１２を形成し、更に、その上にゲ
ート電極１３形成用の金属をスパッタまたは蒸着により
堆積して金属層１３ａを形成する。次いで、金属層１３
ａ上にレジスト１４を塗布し、パターニングを行って、
レジスト１４を金属層１３ａ上に残す。次に、図４(b)
に示すように、レジスト１４をマスクとして金属層１３
ａをエッチングしてゲート電極１３を形成し、レジスト
１４を除去する。次に、レジスト１５を塗布して、ゲー
ト電極１３のほぼ中央でレジスト１５を切り、レジスト
１５とゲート電極１３とをマスクとしてエピタキシャル
層１１と逆極性の不純物を注入して、図４(c) に示すよ
うに、Ｎ + 型ソース側ＬＤＤ部１６を形成する。次に、
図４(d) に示すように、残存するレジスト１５を除去
し、ソース側ＬＤＤ部１６と同極性の不純物を上記工程
の注入量よりかなり少ない量で注入してＮ型ドレイン側
ＬＤＤ部１７を形成し、アニールして安定化させる。そ
して、その後、パッシベーション膜１８を堆積させる
と、図３の断面構造を有する電界効果型トランジスタを
形成することができる。
【０００４】
【発明が解決しようとする課題】従来の半導体装置は、
上記の工程から形成されていたため、ソース側ＬＤＤ部
１６がゲート電極１３の下のエピタキシャル層内まで拡
がって、ゲート・ソース容量（Ｃｇｓ）が増大し、その
結果、Ｃｇｓとカットオフ周波数との関係が下記式に示
す関係にあるため、Ｃｇｓの増大にともなって、カット
オフ周波数ｆT が減少し、高周波特性が低下してしまう
という問題点があった。
【０００５】 ｆT ＝ｇｍ／２πＣｇｓ （ｇｍ：相互コンダクタンス）
【０００６】また、上記の従来の製造工程において、ゲ
ート電極１３の微細化を行うためには、高精度なマスク
合わせを必要とし、更に、ゲート電極１３を微細化した
後に、上記のようにソース側ＬＤＤ部１６とドレイン側
ＬＤＤ部１７との不純物の注入量を変えてソース側ＬＤ
Ｄ部１６とドレイン側ＬＤＤ部１７とを形成する場合、
微細化されたゲート電極１３上にレジスト１５がオーバ
ラップするように高精度にマスク合わせを行わなければ
ならず、ゲート電極１３の微細化に伴って、歩留りが低
下するという問題点があった。この発明は、上記のよう
な問題点を解消するためになされたもので、Ｃｇｓが減
少し、ゲート長が微細化して高周波特性が飛躍的に向上
した半導体装置とその製造方法を提供することを目的と
する。
【０００７】
【課題を解決するための手段】請求項１に記載の半導体
装置は、予め定める第１の導電型式をした半導体層と、
この半導体層の表面層に所定の間隔をあけて形成され、
上記第１の導電型式とは反対の第２の導電型式をしたソ
ース領域、及びドレイン領域と、このソース領域、及び
ドレイン領域の間に挟まれるように生じるチャネル領域
上に形成された ゲート絶縁膜と、このゲート絶縁膜上に
形成されたゲート電極とを含む半導体装置において、上
記ゲート電極のソース領域側、及びドレイン領域側の端
部は、それぞれ、上記ソース領域、及びドレイン領域上
にオーバラップしており、上記ゲート電極の上記ソース
領域上にオーバラップしている領域面積は、上記ゲート
電極の上記ドレイン領域上にオーバラップしている領域
面積よりも大きく設定されていることを特徴とするもの
である。 請求項２に記載の半導体装置の製造方法は、予
め定める第１の導電型式をした半導体層上に、ゲート絶
縁膜、エッチングされる割合の高い第１の金属層、及び
エッチングされる割合の低い第２の金属層をこの順に順
次形成し、第２の金属層の予め定める領域上に、第１の
レジストを塗布する工程と、上記第１のレジストをマス
クとして、上記ゲート絶縁膜、第１の金属層、及び第２
の金属層をエッチング除去する工程と、上記第１の金属
層のドレイン領域形成側の上面を覆うように、このドレ
イン領域形成部を含む領域上に、第２のレジストを塗布
し、この第２のレジストをマスクとして、上記第１の金
属層をエッチング除去する工程と、上記ゲート絶縁膜、
第１の金属層、及び第２の金属層をマスクとして、上記
半導体層の表面層に、少なくとも、上記第１の導電型式
とは反対の第２の導電型式をしたソース領域、及びドレ
イン領域のうちいずれか一方を、自己整合的に形成する
工程と、上記第２の金属層上に、低抵抗の第３の金属層
を形成し、上ゲート電極部、中ゲート電極部、及び下ゲ
ート電極部を含むゲート電極を形成する工程とを含むこ
とを特徴とするものである。
【０００８】
【作用】請求項１に記載の半導体装置では、ゲート電極
のソース領域側、及びドレイン領域側の端部を、それぞ
れ、ソース領域、及びドレイン領域上にオーバラップさ
せており、かつ、ゲート電極の上記ソース領域上にオー
バラップしている領域面積を、ゲート電極のドレイン領
域上にオーバラップしている領域面積よりも大きく設定
しているので、ゲート・ソース容量（Ｃｇｓ）が減少す
る。そのため、ゲート長を微細化して、半導体装置の高
周波特性を飛躍的に向上させることができる。請求項２
に記載の半導体装置の製造方法では、ソース領域側、及
びドレイン領域側の端部が、それぞれ、ソース領域、及
びドレイン領域上にオーバラップしており、かつ、ソー
ス領域上にオーバラップしている領域面積が、ドレイン
領域上にオーバラップしている領域面積よりも大きくな
っているゲート電極を得ることができる。したがって、
ゲート・ソース容量（Ｃｇｓ）を減少させることができ
る。そのため、ゲート長を微細化して、半導体装置の高
周波特性を飛躍的に向上させることができる。
【０００９】
【実施例】以下、この発明の一実施例を添付図面に基づ
いて詳細を説明する。図１は、この発明の一実施例に係
る半導体装置の構成を示す断面図である。図１を参照し
て、この実施例の半導体装置は、シリコンエピタキシャ
ル層１と、シリコンエピタキシャル層１の表層部に所定
の間隔をあけて形成されたＮ + 型ソース側ＬＤＤ（Ligh
tly-Doped-Drain)部６、及びＮ型ドレイン側ＬＤＤ部８
と、ソース側ＬＤＤ部６、及びドレイン側ＬＤＤ部８の
間に挟まれるように生じるチャネル領域Ｃ上に形成され
たゲート酸化膜２と、ゲート酸化膜２上に形成されたゲ
ート電極ＧＥと、ソース側ＬＤＤ部６上に接触したソー
ス電極９ａと、ドレイン側ＬＤＤ部８上に接触したドレ
イン電極９ｃとを備えている。ゲート電極ＧＥは、モリ
ブデンからなる下ゲート電極部３と、チタン−タングス
テンからなる中ゲート電極部４と、低抵抗金属からなる
上ゲート電極部９ｂとから構成されている。また、この
ゲート電極ＧＥは、中ゲート電極部４、及び上ゲート電
極部９ｂのソース側ＬＤＤ部６側、及びドレイン側ＬＤ
Ｄ部８側の端部が、それぞれ、ソース側ＬＤＤ部６、及
びドレイン側ＬＤＤ部８上にオーバラップしており、そ
の中ゲート電極部４、及び上ゲート電極部９ｂのソース
側ＬＤＤ部６上にオーバラップしている領域面積は、中
ゲート電極部４、及び上ゲート電極部９ｂのドレイン側
ＬＤＤ部８上にオーバラップしている領域面積よりも大
きく設定されている。なお、図中、１０はパッシベーシ
ョン膜である。
【００１０】図２は、半導体装置の製造方法を工程順に
示す断面図である。図２を参照して、上記半導体装置の
製造方法について説明する。まず、図２(a) に示すよう
に、シリコンエピタキシャル層１上に熱酸化等によりゲ
ート酸化膜２を形成し、ゲート酸化膜２上にモリブデ
ン、及びチタン−タングステンをスパッタまたは蒸着に
より順次堆積し、モリブデン層３ａ、及びチタン−タン
グステン層４ａをこの順に形成する。そして、チタン−
タングステン層４ａ上にレジストを塗布し、写真製版に
よってゲート電極を形成する部分にレジスト５を残す。
次いで、図２(b)に示すように、レジスト５をマスクと
してチタン−タングステン層４ａ、モリブデン層３ａ、
及びゲート酸化膜２をドライエッチングにてエッチング
する。このドライエッチングにＣｌ2 Ｆ2 ＋Ｏ2 等をエ
ッチングガスとして用いると、モリブデン層３ａのエッ
チングレートに対し、チタン−タングステン層４ａのエ
ッチングレートが極端に遅いため、チタン−タングステ
ン層４ａに対し、モリブデン層３ａのほうがより多くエ
ッチングされる。この時点で、レジスト５を除去する。
そして、全面にレジスト７を塗布し、図２(c) に示すよ
うに、写真製版を行って、チタン−タングステン層４ａ
上のドレイン側ＬＤＤ部８側の上面が覆われるように、
このドレイン側ＬＤＤ部８を含む領域上にレジスト７を
残し、このレジスト７をマスクとして上記ガスと同様の
ガスでドライエッチングを行う。これにより、ドレイン
側ＬＤＤ部８側のモリブデン層３ａは、レジスト７によ
り保護されているため、ソース側ＬＤＤ部６側のモリブ
デン層３ａのみがエッチングされる。この時点で、レジ
スト７を除去する。次いで、この状態でシリコンエピタ
キシャル層１に逆極性の不純物（ここではＮ型不純物）
を注入し、ソース側ＬＤＤ部６を形成する。次いで、図
２(d) に示すように、上記の不純物と同様の不純物を上
記工程の注入量よりかなり少ない量（ドレイン側ＬＤＤ
部８への注入量はソース側ＬＤＤ部６に比べて２桁程低
い。）をシリコンエピタキシャル層１へ注入してドレイ
ン側ＬＬＤ部８を形成し、アニールを行って安定化させ
る。次いで、図２(e) に示すように、白金を蒸着し、金
を順次蒸着法にて堆積させて、ゲート電極部ＧＥ、ソー
ス電極９ａ、及びドレイン電極９ｃを形成する。このと
き、ゲート電極ＧＥは、下ゲート電極部３、中ゲート電
極部４、及び上ゲート電極部９ｂから構成されることに
なる。また、このゲート電極ＧＥは、中ゲート電極部
４、及び上ゲート電極部９ｂのソース側ＬＤＤ部６、及
びドレイン側ＬＤＤ部８側 の端部が、それぞれ、ソース
側ＬＤＤ部６、及びドレイン側ＬＤＤ部８上にオーバラ
ップするが、その中ゲート電極部４、及び上ゲート電極
部９ｂのソース側ＬＤＤ部６上にオーバラップしている
領域面積は、中ゲート電極部４、及び上ゲート電極部９
ｂのドレイン側ＬＤＤ部８上にオーバラップしている領
域面積よりも大きく設定される。そして、その後、パッ
シベーション膜１０を堆積させると、図１の断面構造を
有する電界効果型トランジスタを形成することができ
る。
【００１１】このように、本実施例の半導体装置の製造
方法では、シリコンエピタキシャル層１上に、ゲート
酸化膜２、エッチングされる割合の高いモリブデン層３
ａ、及びエッチングされる割合の低いチタン−タングス
テン層４ａをこの順に順次形成し、チタン−タングス
テン層４ａの予め定める領域上に、第１のレジスト５を
塗布し、第１のレジスト５をマスクとして、ゲート酸化
膜２、モリブデン層３ａ、及びチタン−タングステン層
４ａをエッチング除去し、チタン−タングステン層４
ａのドレイン側ＬＤＤ部８側の上面を覆うように、この
ドレイン側ＬＤＤ部８を含む領域上に、第２のレジスト
７を塗布し、この第２のレジスト７をマスクとして、モ
リブデン層３ａをエッチング除去し、ゲート酸化膜
２、モリブデン層３ａ、及びチタン−タングステン層４
ａをマスクとして、シリコンエピタキシャル層１の表面
層に、ソース側ＬＤＤ部６を形成し、ゲート酸化膜
２、モリブデン層３ａ、及びチタン−タングステン層４
ａをマスクとして、シリコンエピタキシャル層１の表面
層に、ドレイン側ＬＤＤ部８を形成し、チタン−タン
グステン層４ａ上に、低抵抗金属層を形成し、上ゲート
電極部９ｂ、中ゲート電極部４、及び下ゲート電極部３
を含むゲート電極ＧＥを形成するようにしているので、
中ゲート電極部４、及び上ゲート電極部９ｂのソース側
ＬＤＤ部６、及びドレイン側ＬＤＤ部８側の端部が、そ
れぞれ、ソース側ＬＤＤ部６、及びドレイン側ＬＤＤ部
８上にオーバラップし、かつ、その中ゲート電極部４、
及び上ゲート電極部９ｂのソース側ＬＤＤ部６上にオー
バラップしている領域面積が、中ゲート電極部４、及び
上ゲート電極部９ｂのドレイン側ＬＤＤ部８上にオーバ
ラップしている領域面積よりも大きくなっているゲート
電極ＧＥを得ることができる。したがって、ゲート・ソ
ース容量（Ｃｇｓ）を減少させることができる。その 結
果、ゲート長が微細化され、半導体装置の高周波特性を
飛躍的に向上させることができる。また、ゲート電極Ｇ
Ｅを形成するために、マスク合わせを高精度に行う必要
がない。そのため、半導体装置を高歩留りに製造するこ
とができる。
【００１２】更に、本実施例では、ソース領域（ソース
側ＬＤＤ部６）形成前に下ゲート電極部３をサイドエッ
チングして、より微細化しているため、高周波特性をよ
り向上することができる。
【００１３】更に、本実施例では、下ゲート電極部３が
ゲート酸化膜２と中ゲート電極部４の間に奥まって形成
されているため、ソース側ＬＤＤ部６とドレイン側ＬＤ
Ｄ部８の形成後、白金，金を順次蒸着法にて堆積させる
と、マスクを用いることなく低抵抗金属層からなるソー
ス電極９ａ，ゲート電極ＧＥ，ドレイン電極９ｃを分離
して形成することができ、ゲート直列抵抗が低減化し、
高周波特性をより向上することができる。
【００１４】尚、上記実施例では、シリコンエピタキシ
ャル層１をＰ形、ソース側ＬＤＤ部６，ドレイン側ＬＤ
Ｄ部８をＮ形としたが、これらはそれぞれ逆になってい
ても上記実施例と同様の効果を奏することができる。
【００１５】また、上記実施例では、中ゲート電極部４
をチタン−タングステン、下ゲート電極部３をモリブデ
ンにて形成したが、これらはこの材料に限定されるもの
ではなく、同時にドライエッチングした際にエッチンン
グレートが異なり、図２(b)に示すオーバーハング形状
にエッチングされる材料のものをそれぞれ選択して使用
することができる。
【００１６】また、上記実施例では、ソース電極９ａ、
ゲート電極ＧＥ、ドレイン電極９ｃを蒸着にて作成した
後、パッシベーション膜１０でこれらを覆うようにした
が、先にパッシベーション膜１０を設け、その後、各々
の電極のコンタクト用の穴を写真製版によってパッシベ
ーション膜１０に開けた後、それぞれの電極を通常のメ
ッキによって成長させてもよい。
【００１７】また、上記実施例では、ソース電極９ａ、
ゲート電極ＧＥ、ドレイン電極９ｃの電極材料として白
金，金を用いたが、Ａｌやその他の金属を蒸着法にて堆
積して電極を形成してもよい。
【００１８】また、上記実施例では、高周波増幅用トラ
ンジスタについて説明したが、メモリ等の他の半導体装
置にも適用することができ、この場合、高速動作等にお
いて良好な装置特性を得ることができる。
【００１９】また、上記実施例では、半導体エピタキシ
ャル層としてシリコンを用いたが、ＧａＡｓＭＩＳＦＥ
Ｔのゲート構造に本発明のゲート構造を適用することが
でき、本発明と同様の効果を奏することができる。
【００２０】
【発明の効果】以上の説明から明らかな通り、請求項１
に記載の発明によると、ゲート電極のソース領域側、及
びドレイン領域側の端部を、それぞれ、ソース領域、及
びドレイン領域上にオーバラップさせており、かつ、ゲ
ート電極の上記ソース領域上にオーバラップしている領
域面積を、ゲート電極のドレイン領域上にオーバラップ
している領域面積よりも大きく設定しているので、ゲー
ト・ソース容量（Ｃｇｓ）が減少し、ゲート長を微細化
して、半導体装置の高周波特性を飛躍的に向上させるこ
とができる。 請求項２に記載の発明によると、ソース領
域側、及びドレイン領域側の端部が、それぞれ、ソース
領域、及びドレイン領域上にオーバラップしており、か
つ、ソース領域上にオーバラップしている領域面積が、
ドレイン領域上にオーバラップしている領域面積よりも
大きくなっているゲート電極を得ることができ、ゲート
・ソース容量（Ｃｇｓ）を減少させることができるた
め、ゲート長を微細化して、半導体装置の高周波特性を
飛躍的に向上させることができる。
【図面の簡単な説明】
【図１】本発明の一実施例に係る半導体装置の構成を示
す断面図である。
【図２】半導体装置の製造方法を工程順に示す断面図で
ある。
【図３】従来の半導体装置の構成を示す断面図である。
【図４】半導体装置の製造方法を工程順に示す断面図で
ある。
【符号の説明】 １ シリコンエピタキシャル層 ２ ゲート酸化膜 ３ 下ゲート電極部 ３ａ モリブデン層 ４ 中ゲート電極部 ４ａ チタン−タングステン層 ５ レジスト ６ ソース側ＬＤＤ部 ７ レジスト ８ ドレイン側ＬＤＤ部 ９ａ ソース電極 ９ｂ 上ゲート電極部 ９ｃ ドレイン電極ＧＥ ゲート電極 Ｃ チャネル領域

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】 予め定める第１の導電型式をした半導体
    層と、 この半導体層の表面層に所定の間隔をあけて形成され、
    上記第１の導電型式とは反対の第２の導電型式をした ソ
    ース領域、及びドレイン領域と、このソース領域、及びドレイン領域の間に挟まれるよう
    に生じるチャネル領域上に形成されたゲート絶縁膜と、 このゲート絶縁膜 上に形成されたゲート電極とを含む半
    導体装置において、 上記ゲート電極のソース領域側、及びドレイン領域側の
    端部は、それぞれ、上記ソース領域、及びドレイン領域
    上にオーバラップしており、 上記ゲート電極の上記ソース領域上にオーバラップして
    いる領域面積は、上記ゲート電極の上記ドレイン領域上
    にオーバラップしている領域面積よりも大きく設定され
    ている ことを特徴とする半導体装置。
  2. 【請求項２】 予め定める第１の導電型式をした半導体
    層上に、ゲート絶縁膜、エッチングされる割合の高い第
    １の金属層、及びエッチングされる割合の低い第２の金
    属層をこの順に順次形成し、第２の金属層の予め定める
    領域上に、第１のレジストを塗布する工程と、 上記第１のレジストをマスクとして、上記ゲート絶縁
    膜、第１の金属層、及び第２の金属層をエッチング除去
    する工程と、 上記第１の金属層のドレイン領域形成側の上面を覆うよ
    うに、このドレイン領域形成部を含む領域上に、第２の
    レジストを塗布し、この第２のレジストをマスクとし
    て、上記第１の金属層をエッチング除去する工程と、 上記ゲート絶縁膜、第１の金属層、及び第２の金属層を
    マスクとして、上記半導体層の表面層に、少なくとも、
    上記第１の導電型式とは反対の第２の導電型式をしたソ
    ース領域、及びドレイン領域のうちいずれか一方を、自
    己整合的に形成する工程と、 上記第２の金属層上に、低抵抗の第３の金属層を形成
    し、上ゲート電極部、中ゲート電極部、及び下ゲート電
    極部を含むゲート電極を形成する工程とを含む ことを特
    徴とする半導体装置の製造方法。
JP3296354A 1991-10-14 1991-10-14 半導体装置、及びその製造方法 Expired - Lifetime JP2702338B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP3296354A JP2702338B2 (ja) 1991-10-14 1991-10-14 半導体装置、及びその製造方法
US07/958,788 US5384479A (en) 1991-10-14 1992-10-09 Field effect transistor with T-shaped gate electrode
DE4234528A DE4234528C2 (de) 1991-10-14 1992-10-13 Halbleitervorrichtung und Verfahren zu deren Herstellung
FR9212298A FR2682534B1 (fr) 1991-10-14 1992-10-14 Dispositif a semiconducteurs comportant un empilement de sections d'electrode de grille, et procede de fabrication de ce dispositif.
US08/312,047 US5462884A (en) 1991-10-14 1994-09-23 Method of making field effect transistor with T-shaped gate electrode

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP3296354A JP2702338B2 (ja) 1991-10-14 1991-10-14 半導体装置、及びその製造方法

Publications (2)

Publication Number Publication Date
JPH05109761A JPH05109761A (ja) 1993-04-30
JP2702338B2 true JP2702338B2 (ja) 1998-01-21

Family

ID=17832467

Family Applications (1)

Application Number Title Priority Date Filing Date
JP3296354A Expired - Lifetime JP2702338B2 (ja) 1991-10-14 1991-10-14 半導体装置、及びその製造方法

Country Status (4)

Country Link
US (2) US5384479A (ja)
JP (1) JP2702338B2 (ja)
DE (1) DE4234528C2 (ja)
FR (1) FR2682534B1 (ja)

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05152293A (ja) * 1991-04-30 1993-06-18 Sgs Thomson Microelectron Inc 段差付き壁相互接続体及びゲートの製造方法
KR100274555B1 (ko) * 1991-06-26 2000-12-15 윌리엄 비. 켐플러 절연 게이트 전계 효과 트랜지스터 구조물 및 이의 제조 방법
JP3221766B2 (ja) * 1993-04-23 2001-10-22 三菱電機株式会社 電界効果トランジスタの製造方法
KR960042942A (ko) * 1995-05-04 1996-12-21 빈센트 비.인그라시아 반도체 디바이스 형성 방법
KR100359795B1 (ko) * 1995-08-22 2003-01-14 엘지.필립스 엘시디 주식회사 액정표시장치및그제조방법
US5869378A (en) * 1996-04-26 1999-02-09 Advanced Micro Devices, Inc. Method of reducing overlap between gate electrode and LDD region
US5953626A (en) * 1996-06-05 1999-09-14 Advanced Micro Devices, Inc. Dissolvable dielectric method
US5814555A (en) 1996-06-05 1998-09-29 Advanced Micro Devices, Inc. Interlevel dielectric with air gaps to lessen capacitive coupling
US6376330B1 (en) 1996-06-05 2002-04-23 Advanced Micro Devices, Inc. Dielectric having an air gap formed between closely spaced interconnect lines
KR100207472B1 (ko) 1996-06-07 1999-07-15 윤종용 티타늄 질화막 적층 구조의 게이트 전극을 갖춘 반도체장치 및 그 제조 방법
US6605845B1 (en) * 1997-09-30 2003-08-12 Intel Corporation Asymmetric MOSFET using spacer gate technique
US5869379A (en) * 1997-12-08 1999-02-09 Advanced Micro Devices, Inc. Method of forming air gap spacer for high performance MOSFETS'
TW387151B (en) * 1998-02-07 2000-04-11 United Microelectronics Corp Field effect transistor structure of integrated circuit and the manufacturing method thereof
US6160316A (en) * 1998-03-04 2000-12-12 Advanced Micro Devices, Inc. Integrated circuit utilizing an air gap to reduce capacitance between adjacent metal linewidths
US6153477A (en) * 1998-04-14 2000-11-28 Advanced Micro Devices, Inc. Ultra short transistor channel length formed using a gate dielectric having a relatively high dielectric constant
US6180502B1 (en) * 1998-11-30 2001-01-30 Intel Corporation Self-aligned process for making asymmetric MOSFET using spacer gate technique
FR2791177A1 (fr) * 1999-03-19 2000-09-22 France Telecom Procede de realisation d'une grille en forme de champignon ou grille en "t"
US6251737B1 (en) * 1999-11-04 2001-06-26 United Microelectronics Corp. Method of increasing gate surface area for depositing silicide material
DE10114778A1 (de) * 2001-03-26 2002-10-17 Infineon Technologies Ag Verfahren zur Herstellung eines MOSFETs mit sehr kleiner Kanallänge
CN1557024B (zh) * 2001-07-24 2010-04-07 美商克立股份有限公司 绝缘栅铝镓氮化物/氮化钾高电子迁移率晶体管(hemt)
CN100359652C (zh) * 2002-06-26 2008-01-02 山米奎普公司 一种制造一半导体器件的方法
US6740535B2 (en) * 2002-07-29 2004-05-25 International Business Machines Corporation Enhanced T-gate structure for modulation doped field effect transistors
US20080200020A1 (en) * 2003-06-18 2008-08-21 Semequip, Inc. Semiconductor device and method of fabricating a semiconductor device
JP2005209836A (ja) * 2004-01-22 2005-08-04 Toshiba Corp 半導体装置の製造方法
US7129181B2 (en) * 2004-09-17 2006-10-31 Palo Alto Research Center Incorporated Sub-resolution gaps generated by controlled over-etching
US7692263B2 (en) * 2006-11-21 2010-04-06 Cree, Inc. High voltage GaN transistors
US8212290B2 (en) 2007-03-23 2012-07-03 Cree, Inc. High temperature performance capable gallium nitride transistor
US20090212332A1 (en) * 2008-02-21 2009-08-27 International Business Machines Corporation Field effect transistor with reduced overlap capacitance
JP5220549B2 (ja) * 2008-10-20 2013-06-26 本田技研工業株式会社 アウタロータ型多極発電機のステータ構造体
DE102011003090A1 (de) 2011-01-25 2012-07-26 Evonik Goldschmidt Gmbh Verwendung von Siliconmethacrylat-Partikeln in kosmetischen Formulierungen
US8541296B2 (en) * 2011-09-01 2013-09-24 The Institute of Microelectronics Chinese Academy of Science Method of manufacturing dummy gates in gate last process
DE102013226568A1 (de) 2013-12-19 2015-06-25 Evonik Industries Ag Silicon(meth-)acrylat-Partikel, Verfahren zu deren Herstellung sowie deren Verwendung
US9419083B2 (en) * 2014-11-21 2016-08-16 Raytheon Company Semiconductor structures having a gate field plate and methods for forming such structure
US11355442B2 (en) * 2019-05-10 2022-06-07 International Business Machines Corporation Forming self-aligned multi-metal interconnects

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5928992B2 (ja) * 1975-02-14 1984-07-17 日本電信電話株式会社 Ｍｏｓトランジスタおよびその製造方法
JPS57149777A (en) * 1981-03-12 1982-09-16 Fujitsu Ltd Semiconductor device
JPS57152168A (en) * 1981-03-13 1982-09-20 Nec Corp Manufacture of schottky barrier gate field effect transistor
JPS5950567A (ja) * 1982-09-16 1984-03-23 Hitachi Ltd 電界効果トランジスタの製造方法
DE3571291D1 (en) * 1984-12-21 1989-08-03 Siemens Ag Field effect transistor with a high voltage breakdown capacity, and method for its production
JPH0715913B2 (ja) * 1985-02-23 1995-02-22 日本電信電話株式会社 電界効果トランジスタの製法
JPS6344771A (ja) * 1986-08-12 1988-02-25 Mitsubishi Electric Corp 半導体集積回路装置及びその製造方法
US5272100A (en) * 1988-09-08 1993-12-21 Mitsubishi Denki Kabushiki Kaisha Field effect transistor with T-shaped gate electrode and manufacturing method therefor
DE3840226A1 (de) * 1988-11-29 1990-05-31 Siemens Ag Verfahren zur herstellung von selbstjustierten metallisierungen fuer fet
JPH02226727A (ja) * 1989-02-28 1990-09-10 Oki Electric Ind Co Ltd Ｌｄｄ型ｍｏｓ半導体装置の製造方法
JP2695014B2 (ja) * 1989-09-06 1997-12-24 株式会社東芝 Ｍｏｓ型半導体装置
JP2786307B2 (ja) * 1990-04-19 1998-08-13 三菱電機株式会社 電界効果トランジスタ及びその製造方法

Also Published As

Publication number Publication date
DE4234528A1 (de) 1993-04-15
JPH05109761A (ja) 1993-04-30
US5384479A (en) 1995-01-24
FR2682534B1 (fr) 1994-10-07
DE4234528C2 (de) 1999-08-19
FR2682534A1 (fr) 1993-04-16
US5462884A (en) 1995-10-31

Similar Documents

Publication Publication Date Title
JP2702338B2 (ja) 半導体装置、及びその製造方法
DE69736460T2 (de) Verfahren zur Herstellung von gerichtet abgeschiedenem Silizid über Transistorelektroden
JPS5950567A (ja) 電界効果トランジスタの製造方法
JPS63263770A (ja) ＧａＡｓ　ＭＥＳＦＥＴ及びその製造方法
JP2003203930A (ja) ショットキーゲート電界効果型トランジスタ
US7279374B2 (en) Thin film transistor and method of manufacturing the same
JPH05206451A (ja) Ｍｏｓｆｅｔおよびその製造方法
JP2553699B2 (ja) 半導体装置の製造方法
JPH03151645A (ja) 化合物半導体装置の製造方法
US7427539B2 (en) Thin film transistor and method of manufacturing the same
JP3715557B2 (ja) 電界効果トランジスタの製造方法
JP2893776B2 (ja) 半導体装置の製造方法
JPH08139103A (ja) 電界効果トランジスタおよびその製造方法
US20020137322A1 (en) Reduced mask count process for manufacture of mosgated device
JPH0817242B2 (ja) リセスゲート型静電誘導トランジスタ及びその製造方法
JPS6323669B2 (ja)
JP3235548B2 (ja) 半導体装置の製造方法
JP2658884B2 (ja) 半導体装置の製造方法
JPH0426133A (ja) 半導体装置及びその製造方法
JPH01260857A (ja) 半導体素子およびその製造方法
JP3183251B2 (ja) 半導体装置の製造方法
JPH07326631A (ja) 半導体装置の製造方法
JPH0219622B2 (ja)
CN115440674A (zh) Hemt器件和电容器的集成结构及其集成方法、功率放大器
JPH07235644A (ja) 半導体装置の製造方法