JPS6344771A - 半導体集積回路装置及びその製造方法 - Google Patents
半導体集積回路装置及びその製造方法Info
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路装置における電界効果型トラン
ジスタ（通称ＭＯ５Ｔｒ）のゲート電極及び配線の形状
とソース・ドレイン等の拡散層の形状とに関するもので
ある。
ジスタ（通称ＭＯ５Ｔｒ）のゲート電極及び配線の形状
とソース・ドレイン等の拡散層の形状とに関するもので
ある。
第３図は従来のＭＯＳトランジスタの断面構造を工程順
に示し、図において、１はシリコン基板、２はゲート絶
縁膜、３はゲート電極、４はソース・ドレイン拡散層で
ある。
に示し、図において、１はシリコン基板、２はゲート絶
縁膜、３はゲート電極、４はソース・ドレイン拡散層で
ある。
次に製造方法について説明する。
まず、シリコン基板１上に絶縁膜を介して例えば多結晶
シリコンあるいは高融点金属のような導電材料を形成し
た後、該導電材料をプラズマ反応を利用した公知の方法
により選択的に所望の巾で加工し、ゲート電極３を形成
する（第３図（ａ））。
シリコンあるいは高融点金属のような導電材料を形成し
た後、該導電材料をプラズマ反応を利用した公知の方法
により選択的に所望の巾で加工し、ゲート電極３を形成
する（第３図（ａ））。
次いで基板１とは逆の導電型の不純物をイオン注入等の
方法で基板１表面に入射し、高温の熱処理を行なって上
記不純物を活性化してＭＯＳＴｒのソース・ドレイン拡
散層４を形成する（第３図（ｂ））。この場合、ゲート
電極３をマスクとして、自己整合的にゲート電極３の両
側にソース・ドレイン拡散層４が形成されるが、この不
純物拡散層４は、高温熱処理を施すため不純物の有する
拡散係数にしたがって基板中１に拡散する。このとき、
不純物は横方向にも拡散し、その結果−、ゲート電極３
とソース・ドレイン拡散層４との間に重なりが生じる。
方法で基板１表面に入射し、高温の熱処理を行なって上
記不純物を活性化してＭＯＳＴｒのソース・ドレイン拡
散層４を形成する（第３図（ｂ））。この場合、ゲート
電極３をマスクとして、自己整合的にゲート電極３の両
側にソース・ドレイン拡散層４が形成されるが、この不
純物拡散層４は、高温熱処理を施すため不純物の有する
拡散係数にしたがって基板中１に拡散する。このとき、
不純物は横方向にも拡散し、その結果−、ゲート電極３
とソース・ドレイン拡散層４との間に重なりが生じる。
この重なりの程度（距離ΔＬ）は不純物の種類及び加え
る熱処理温度等によって異なる。
る熱処理温度等によって異なる。
ところでこの重なり部には容量が生じ、これは第３図（
Ｃ１の等価回路に示すように、ゲートとソース・ドレイ
ン間の付加容量として作用する。このため集積回路等に
このような付加容量をもつＭＯＳトランジスタを用いた
場合、高速化、低消費電力化等の高性能化を図るうえで
障害となり、また、ＭＯＳトランジスタの微細化を行う
上でも障げとなる。
Ｃ１の等価回路に示すように、ゲートとソース・ドレイ
ン間の付加容量として作用する。このため集積回路等に
このような付加容量をもつＭＯＳトランジスタを用いた
場合、高速化、低消費電力化等の高性能化を図るうえで
障害となり、また、ＭＯＳトランジスタの微細化を行う
上でも障げとなる。
本発明は上記のような従来の欠点を解決するためになさ
れたもので、付加容量がなく高性能な半導体集積回路装
置及びその製造方法を得ることを目的とする。
れたもので、付加容量がなく高性能な半導体集積回路装
置及びその製造方法を得ることを目的とする。
本願の第１の発明に係る半導体集積回路装置はゲート電
極あるいは配線と絶縁膜を介して重ならないよう形成さ
れた不純物拡散領域を備えたものである。
極あるいは配線と絶縁膜を介して重ならないよう形成さ
れた不純物拡散領域を備えたものである。
また本願の第２の発明に係る半導体集積回路装置の製造
方法は、ゲート電極または配線材料をその基板側の巾が
表面側の巾よりも小さくなるよう形成した後、上記ゲー
トｔｉまたは配線をマスクにして不純物を注入し、その
後注入した不純物が上記不純物ゲート電極または配線ま
で達しないよう該不純物を拡散して拡散層を形成するよ
うにしたものである。
方法は、ゲート電極または配線材料をその基板側の巾が
表面側の巾よりも小さくなるよう形成した後、上記ゲー
トｔｉまたは配線をマスクにして不純物を注入し、その
後注入した不純物が上記不純物ゲート電極または配線ま
で達しないよう該不純物を拡散して拡散層を形成するよ
うにしたものである。
本願の第１の発明においては、ソース・ドレイン拡散右
頁域とゲート電極あるいは配線とが重なっていないから
、付加容量がゲート電極あるいは配線とソース・ドレイ
ン間に発生することはない。
頁域とゲート電極あるいは配線とが重なっていないから
、付加容量がゲート電極あるいは配線とソース・ドレイ
ン間に発生することはない。
また本願の第２の発明においては、ゲート電極または配
線をそのｉｔ側の巾が表面側の巾より小さくなるよう形
成した後、該ゲート電極または配線をマスクとして不純
物を注入し、拡散するようにしたから、ソース・ドレイ
ン拡散層を工程の増加を招くことなく容易にゲートある
いは配線と重ならないよう形成できる。
線をそのｉｔ側の巾が表面側の巾より小さくなるよう形
成した後、該ゲート電極または配線をマスクとして不純
物を注入し、拡散するようにしたから、ソース・ドレイ
ン拡散層を工程の増加を招くことなく容易にゲートある
いは配線と重ならないよう形成できる。
以下、本発明の実施例を図について説明する。
第１図は本発明の一実施例による半導体集積回路装置の
断面構造を工程順に示し、図において、■はシリコン基
板、２はゲート絶縁膜、３は断面逆凸字形状のゲート電
極であり、これは基板側部分（例えば多結晶シリコン）
３ａと表面側部分（例えば高融点金属）３ｂの２層から
なる。また４は上記ゲート電極３０基板側部分３ａと重
ならないよう形成されたソース・ドレイン拡散層である
。
断面構造を工程順に示し、図において、■はシリコン基
板、２はゲート絶縁膜、３は断面逆凸字形状のゲート電
極であり、これは基板側部分（例えば多結晶シリコン）
３ａと表面側部分（例えば高融点金属）３ｂの２層から
なる。また４は上記ゲート電極３０基板側部分３ａと重
ならないよう形成されたソース・ドレイン拡散層である
。
また第２図（ａ）は第１図の上面図である。
次に製造方法について説明する。
まずゲート電極材料として多結晶シリコン、高融点金属
を順にシリコン基板１上の薄い絶縁膜２上に形成した後
、プラズマエツチング技術を用いて、上記ゲートを掻材
料を加工する。このときゲート電極の各材料のエツチン
グ速度の違いによって、ゲート電極は第１図（ａ）にみ
られるようにその断面形状が逆凸字形状となるよう形成
される。ここでこの形状のゲートを橿の表面側部分３ｂ
のひさし状部分の長さは後の拡散層を形成する際の不純
物の横方向拡散長（ΔＬ）に相当する量となるようにプ
ラズマエネルギーの条件を設定している。
を順にシリコン基板１上の薄い絶縁膜２上に形成した後
、プラズマエツチング技術を用いて、上記ゲートを掻材
料を加工する。このときゲート電極の各材料のエツチン
グ速度の違いによって、ゲート電極は第１図（ａ）にみ
られるようにその断面形状が逆凸字形状となるよう形成
される。ここでこの形状のゲートを橿の表面側部分３ｂ
のひさし状部分の長さは後の拡散層を形成する際の不純
物の横方向拡散長（ΔＬ）に相当する量となるようにプ
ラズマエネルギーの条件を設定している。
この場合、ゲート電極材料は１種類であっても、膜中の
粒径、膜中の不純物濃度等の膜質を基板側と表面側とで
異なるようにすれば、プラズマエツチングの条件を最適
化することにより、第１図（ａ）のごとく断面逆凸字形
状のゲート電極を得ることができる。
粒径、膜中の不純物濃度等の膜質を基板側と表面側とで
異なるようにすれば、プラズマエツチングの条件を最適
化することにより、第１図（ａ）のごとく断面逆凸字形
状のゲート電極を得ることができる。
その後、この上面から公知のイオン注入技術を用いて、
上記ゲート電極をマスクとして基板１ （ウェル構造の
場合はそのウェル）と逆導電型の不純物を注入し、高温
熱処理によって活性化して、自己整合的にソース・ドレ
イン拡散層４を形成する（第１図（ｂ））。このとき上
記熱処理による不純物の横方向拡散長は上記ひさしの長
さとなるようになっているので、上記拡散層４とゲート
電極３の基板側部分３ａとは重ならない。
上記ゲート電極をマスクとして基板１ （ウェル構造の
場合はそのウェル）と逆導電型の不純物を注入し、高温
熱処理によって活性化して、自己整合的にソース・ドレ
イン拡散層４を形成する（第１図（ｂ））。このとき上
記熱処理による不純物の横方向拡散長は上記ひさしの長
さとなるようになっているので、上記拡散層４とゲート
電極３の基板側部分３ａとは重ならない。
このようにして製造された半導体集積回路装置では、ゲ
ート電極３とソース・ドレイン拡散層４との間に重なり
は発生せず、第１図（ｃ）に示す等価回路のごとく、付
加容量のない理想的なＭＯＳＴｒ構造が得られる。この
ためこのＭ ＯＳ Ｔ ｒを用いた集積回路においては
、高性能化及び微細化を有効に行なうことができる。ま
た、本実施例の製造方法では工程数を増やすことなく容
易にゲート電極と重ならないソース・ドレイン拡散層を
形成できる。
ート電極３とソース・ドレイン拡散層４との間に重なり
は発生せず、第１図（ｃ）に示す等価回路のごとく、付
加容量のない理想的なＭＯＳＴｒ構造が得られる。この
ためこのＭ ＯＳ Ｔ ｒを用いた集積回路においては
、高性能化及び微細化を有効に行なうことができる。ま
た、本実施例の製造方法では工程数を増やすことなく容
易にゲート電極と重ならないソース・ドレイン拡散層を
形成できる。
なお、本発明は、Ｎ型あるいはＰ型のいずれのＭＯＳＴ
ｒにも適用できる。
ｒにも適用できる。
また上記実施例では、ＭＯＳＴｒのゲート電極とソース
・ドレイン拡散層について述べたが、これらは第２図（
′ｂ）に示すように断面逆凸字形状となるよう形成され
た配線５と該配線５をマスクとして自己整合的に該配ｖ
Ａ５と重ならないよう形成された拡散層でもよく、上記
実施例と同様に配線と拡散層との間の付加容量をなくす
ことができ、集積回路の諸性能を向上できることは勿論
である。
・ドレイン拡散層について述べたが、これらは第２図（
′ｂ）に示すように断面逆凸字形状となるよう形成され
た配線５と該配線５をマスクとして自己整合的に該配ｖ
Ａ５と重ならないよう形成された拡散層でもよく、上記
実施例と同様に配線と拡散層との間の付加容量をなくす
ことができ、集積回路の諸性能を向上できることは勿論
である。
以上のように、本願の第１の発明によれば、不純物拡散
領域とゲート電極あるいは配線とは重なっていないので
、不純物拡散領域とゲート電極あるいは配線との間の付
加容量をなくすことができ、高速化、低消費電極化等の
高性能化が図れ、容易に微細化できる半導体集積回路装
置を得ることができる。
領域とゲート電極あるいは配線とは重なっていないので
、不純物拡散領域とゲート電極あるいは配線との間の付
加容量をなくすことができ、高速化、低消費電極化等の
高性能化が図れ、容易に微細化できる半導体集積回路装
置を得ることができる。
また本願の第２の発明にかかる半導体集積回路装置の製
造方法によれば、ゲート電極または配線をその基板側の
巾が表面側の巾より小さくなるよう形成した、後膣ゲー
ト電極または配線をマスクとして不純物を注入し、拡散
するようにしたので、工程数を増やすことなく、容易に
高性能でかつ微細な半導体集積回路装置を製造できる。
造方法によれば、ゲート電極または配線をその基板側の
巾が表面側の巾より小さくなるよう形成した、後膣ゲー
ト電極または配線をマスクとして不純物を注入し、拡散
するようにしたので、工程数を増やすことなく、容易に
高性能でかつ微細な半導体集積回路装置を製造できる。
第１図は本発明の一実施例によるＭＯＳＴｒ構造を工程
順に示す断面図、第２図は本発明の一実施例によるＭ
ＯＳ Ｔ ｒ及び他の実施例による配線と拡散層を示す
上面図、第３図は従来のＭＯＳＴｒの構造を工程順に示
す断面図である。 図において、１はシリコン基板、２はゲート絶縁膜、３
．はゲート電極、４はソース・ドレイン拡散層、５は配
線である。 なお図中同一符号は同−又は相当部分を示す。
順に示す断面図、第２図は本発明の一実施例によるＭ
ＯＳ Ｔ ｒ及び他の実施例による配線と拡散層を示す
上面図、第３図は従来のＭＯＳＴｒの構造を工程順に示
す断面図である。 図において、１はシリコン基板、２はゲート絶縁膜、３
．はゲート電極、４はソース・ドレイン拡散層、５は配
線である。 なお図中同一符号は同−又は相当部分を示す。
Claims (3)
- （１）半導体基板上に形成されたＭＯＳ型トランジスタ
及び配線を有する半導体集積回路装置において、 上記ＭＯＳトランジスタのゲート電極あるいは配線と絶
縁膜を介して重ならないよう形成された不純物拡散層を
備えたことを特徴とする半導体集積回路装置。 - （２）上記ゲート電極または配線は、多結晶シリコンも
しくは高融点金属またはそのシリサイドからなる単一層
構造、あるいは多結晶シリコン及び高融点金属の両者ま
たはこれらのシリサイドからなる二層構造であることを
特徴とする特許請求の範囲第１項記載の半導体集積回路
装置。 - （３）ＭＯＳ型トランジスタ及び配線を有する半導体集
積回路装置の製造方法において、 第１導電型の半導体基板上に薄い絶縁膜を介してゲート
電極又は配線材料を形成する第１の工程、 上記ゲート電極または配線材料をその基板側の巾が表面
側の巾よりも小さくなるようプラズマエッチングして断
面略逆凸字形状のゲート電極または配線を形成する第２
の工程、 該ゲート電極または配線をマスクとして上記第１導電型
半導体基板に第２導電型不純物を自己整合的に注入する
第３の工程、 その後注入した不純物を、これが上記ゲート電極または
配線まで達しないよう制御して拡散する第４の工程を含
むことを特徴とする半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18881386A JPS6344771A (ja) | 1986-08-12 | 1986-08-12 | 半導体集積回路装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18881386A JPS6344771A (ja) | 1986-08-12 | 1986-08-12 | 半導体集積回路装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6344771A true JPS6344771A (ja) | 1988-02-25 |
Family
ID=16230260
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18881386A Pending JPS6344771A (ja) | 1986-08-12 | 1986-08-12 | 半導体集積回路装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6344771A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02206171A (ja) * | 1989-02-06 | 1990-08-15 | Nec Corp | 半導体装置及びその製造方法 |
| FR2682534A1 (fr) * | 1991-10-14 | 1993-04-16 | Mitsubishi Electric Corp | Dispositif a semiconducteurs comportant un empilement de sections d'electrode de grille, et procede de fabrication de ce dispositif. |
| US5272100A (en) * | 1988-09-08 | 1993-12-21 | Mitsubishi Denki Kabushiki Kaisha | Field effect transistor with T-shaped gate electrode and manufacturing method therefor |
| US5471080A (en) * | 1988-09-08 | 1995-11-28 | Mitsubishi Denki Kabushiki Kaisha | Field effect transistor with a shaped gate electrode |
| US5543646A (en) * | 1988-09-08 | 1996-08-06 | Mitsubishi Denki Kabushiki Kaisha | Field effect transistor with a shaped gate electrode |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54108582A (en) * | 1978-02-15 | 1979-08-25 | Toshiba Corp | Manufacture of silicon type field effect transistor |
| JPS60134472A (ja) * | 1983-12-22 | 1985-07-17 | Seiko Epson Corp | 半導体装置製造方法 |
-
1986
- 1986-08-12 JP JP18881386A patent/JPS6344771A/ja active Pending
Patent Citations (2)
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| US5462884A (en) * | 1991-10-14 | 1995-10-31 | Mitsubishi Denki Kabushiki Kaisha | Method of making field effect transistor with T-shaped gate electrode |
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