JPH02206171A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH02206171A JPH02206171A JP2798789A JP2798789A JPH02206171A JP H02206171 A JPH02206171 A JP H02206171A JP 2798789 A JP2798789 A JP 2798789A JP 2798789 A JP2798789 A JP 2798789A JP H02206171 A JPH02206171 A JP H02206171A
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置、特に半導体素子内のゲート電極と
その製造方法に関する。
その製造方法に関する。
近年、半導体装置特にＭＩＳ型ＦＥＴの動作速度の向上
を実現するためにゲート電極におけるゲート長を短縮す
る努力がなされている。第２図はゲート長゛を示す略図
である。図において、１１は半導体基板、１２は素子分
離絶縁膜、１３はゲート絶縁膜、工４はゲート電極、１
５は高濃度不純物拡散層、Ｌはゲート長である。
を実現するためにゲート電極におけるゲート長を短縮す
る努力がなされている。第２図はゲート長゛を示す略図
である。図において、１１は半導体基板、１２は素子分
離絶縁膜、１３はゲート絶縁膜、工４はゲート電極、１
５は高濃度不純物拡散層、Ｌはゲート長である。
ＭＩＳ型ＦＥＴの動作速度の向上を実現するためにゲー
ト電極におけるゲート長を短縮していくと、ゲート電極
断面積が縮小し、配線抵抗が増加することにより動作速
度の向上を実現する上での妨げになっていた。
ト電極におけるゲート長を短縮していくと、ゲート電極
断面積が縮小し、配線抵抗が増加することにより動作速
度の向上を実現する上での妨げになっていた。
本発明の目的は上記課題を解消した半導体装置及びその
製造方法を提供することにある。
製造方法を提供することにある。
上記目的を達成するため、本発明の半導体装置は、基板
上の半導体素子と前記半導体素子間を接続する配線とに
よって構成される半導体装置において、前記半導体素子
内のゲート電極がゲート長の下層ゲート電極と、少なく
ともゲート長より長い上層ゲート電極との多層構造にな
っているものである。
上の半導体素子と前記半導体素子間を接続する配線とに
よって構成される半導体装置において、前記半導体素子
内のゲート電極がゲート長の下層ゲート電極と、少なく
ともゲート長より長い上層ゲート電極との多層構造にな
っているものである。
本発明の半導体装置は、基板上の半導体素子内に下層ゲ
ート電極を形成した後、高分子有機膜を用いて基板上を
平坦化する工程と、前記下層ゲート電極を露出させる工
程と、前記上層ゲート電極を形成する工程とを含む製造
方法によって得られる。
ート電極を形成した後、高分子有機膜を用いて基板上を
平坦化する工程と、前記下層ゲート電極を露出させる工
程と、前記上層ゲート電極を形成する工程とを含む製造
方法によって得られる。
半導体素子内のゲート電極を電極と同一長の下層電極と
、少なくともゲート長より長い上層ゲート電極との多層
、構造にすることによって、ゲート長の縮小により増加
した配線抵抗値が低減され。
、少なくともゲート長より長い上層ゲート電極との多層
、構造にすることによって、ゲート長の縮小により増加
した配線抵抗値が低減され。
半導体装置の動作速度が向上する。また、ゲート電極を
多層構造とすることにより下層ゲート電極形成後の断線
を上層ゲート電極形成により回復することができ信頼性
が向上する利点がある。
多層構造とすることにより下層ゲート電極形成後の断線
を上層ゲート電極形成により回復することができ信頼性
が向上する利点がある。
以下、本発明の一実施例を図面を用いて詳細に説明する
。第１図は本発明の半導体装置の構造を示す模式的断面
図である。実施例ではＰ型シリコン基板１上に半導体素
子を分離する素子間分離絶縁膜２とゲート絶縁膜３とを
設け、下層ゲート電極と上層ゲート電極とからなる多層
ゲート電極（第一配線）４が形成された半導体装置につ
いて述べる。
。第１図は本発明の半導体装置の構造を示す模式的断面
図である。実施例ではＰ型シリコン基板１上に半導体素
子を分離する素子間分離絶縁膜２とゲート絶縁膜３とを
設け、下層ゲート電極と上層ゲート電極とからなる多層
ゲート電極（第一配線）４が形成された半導体装置につ
いて述べる。
第３図（ａ）、（ｂ）は本発明の半導体装置の製造方法
を順を追って示した模式図である。第３図（ａ）におい
て、Ｐ型シリコン基板２１上にシリコン酸化膜からなる
素子間分離絶縁膜２２を形成し、続いて素子形成領域表
面にゲート絶縁膜２３を形成した後、所望の領域にタン
グステン（Ｗ）からなる下層ゲート電極２４を形成する
。次に、イオン注入法によりｐ型シリコン基板２１に砒
素を拡散し、ｎチャネルＭＩＳ電界効果トランジスタの
ソース・ドレイン領域となるｎ型高濃度不純物拡散層２
５を形成した後、上層ゲート電極形成時のカバー絶縁膜
としてＣＶＤ法によりシリコン酸化膜２６を形成する。
を順を追って示した模式図である。第３図（ａ）におい
て、Ｐ型シリコン基板２１上にシリコン酸化膜からなる
素子間分離絶縁膜２２を形成し、続いて素子形成領域表
面にゲート絶縁膜２３を形成した後、所望の領域にタン
グステン（Ｗ）からなる下層ゲート電極２４を形成する
。次に、イオン注入法によりｐ型シリコン基板２１に砒
素を拡散し、ｎチャネルＭＩＳ電界効果トランジスタの
ソース・ドレイン領域となるｎ型高濃度不純物拡散層２
５を形成した後、上層ゲート電極形成時のカバー絶縁膜
としてＣＶＤ法によりシリコン酸化膜２６を形成する。
続いてカバー絶縁膜表面にポジ型レジスト２７等をスピ
ン塗布し、熱処理によって溶融し平坦化を行う。次にポ
ジ型レジスト２７と、カバー絶縁膜２６及び下層ゲート
電極２４のエッチレートが等しくなるような条件で２８
の矢印までエッチバックを行う。第３図（ｂ）において
、ＶＦＧのＨ２還元を用いたＷの選択ＣＶＤ法によって
下層ゲート電極２４上にのみタングステン（Ｗ）からな
る上層ゲート電極２９を形成する。その後層間絶縁膜と
してＣＶＤ法によってシリコン酸化膜３０を形成して第
３図（ｂ）の構造を得る。
ン塗布し、熱処理によって溶融し平坦化を行う。次にポ
ジ型レジスト２７と、カバー絶縁膜２６及び下層ゲート
電極２４のエッチレートが等しくなるような条件で２８
の矢印までエッチバックを行う。第３図（ｂ）において
、ＶＦＧのＨ２還元を用いたＷの選択ＣＶＤ法によって
下層ゲート電極２４上にのみタングステン（Ｗ）からな
る上層ゲート電極２９を形成する。その後層間絶縁膜と
してＣＶＤ法によってシリコン酸化膜３０を形成して第
３図（ｂ）の構造を得る。
続いて、半導体素子中で他の半導体素子と結線すべき領
域にコンタクトホールをパターン形成し、アルミニウム
をＩＩｍ蒸着した後配線をパターン形成すると第１図の
構造が得られる。
域にコンタクトホールをパターン形成し、アルミニウム
をＩＩｍ蒸着した後配線をパターン形成すると第１図の
構造が得られる。
以上、実施例では上層ゲート電極形成時のカバー絶縁膜
としてシリコン酸化膜を用いたが、誘電率の小さな絶縁
性物質であわばシリコン酸化膜に限らない。また、上層
ゲート電極の形成にタングステンの選択ＣＶＤ法を用い
たが、選択的に堆積又は成長する低抵抗の半導体、金属
材料であればタングステンに限らない。さらに、上層ゲ
ート電極形成に選択ＣＶＤ法を用いたが、少なくとも下
層ゲート電極より長い上層ゲート電極が形成される方法
であれば選択ＣＶＤ法に限らず、その中で下層ゲニト電
極露出後に金属材料をスパッタ法又は蒸着法を用いて形
成した後パターン形成する方法と。
としてシリコン酸化膜を用いたが、誘電率の小さな絶縁
性物質であわばシリコン酸化膜に限らない。また、上層
ゲート電極の形成にタングステンの選択ＣＶＤ法を用い
たが、選択的に堆積又は成長する低抵抗の半導体、金属
材料であればタングステンに限らない。さらに、上層ゲ
ート電極形成に選択ＣＶＤ法を用いたが、少なくとも下
層ゲート電極より長い上層ゲート電極が形成される方法
であれば選択ＣＶＤ法に限らず、その中で下層ゲニト電
極露出後に金属材料をスパッタ法又は蒸着法を用いて形
成した後パターン形成する方法と。
鍍金法を用いるリフトオフ法とが有望である。
以上のように本発明によれば、ＭＩＳ型ＦＥＴのゲート
長の縮小により増加した配線抵抗値が減少し、半導体素
子の高速動作に著しい効果を発揮する。
長の縮小により増加した配線抵抗値が減少し、半導体素
子の高速動作に著しい効果を発揮する。
また、ゲート電極を多層構造にすることにより下層ゲー
ト電極形成後に発生した断線を回復することができ信頼
性を向上できる利点がある。
ト電極形成後に発生した断線を回復することができ信頼
性を向上できる利点がある。
第１図は本発明における半導体装置の構造を示す模式的
断面図、第２図は従来例を示す模式図、第３図（ａ）、
（ｂ）は本発明の製造工程を説明する模式１・・・ｐ型
シリコン基板 ２・・・素子間分離絶縁膜３・・・ゲ
ート絶縁膜 ４・・・ゲート電極２４・・下層ゲ
ート電極 ２９・・上層ゲート電極５，２５・・・
ｎ型６高濃度不純物拡散層６．３０・・・層間絶縁膜
２６・・・カバー絶縁膜７・・・アルミニウム配
線 ２７・・・ポジ型しジスト代 理 人
断面図、第２図は従来例を示す模式図、第３図（ａ）、
（ｂ）は本発明の製造工程を説明する模式１・・・ｐ型
シリコン基板 ２・・・素子間分離絶縁膜３・・・ゲ
ート絶縁膜 ４・・・ゲート電極２４・・下層ゲ
ート電極 ２９・・上層ゲート電極５，２５・・・
ｎ型６高濃度不純物拡散層６．３０・・・層間絶縁膜
２６・・・カバー絶縁膜７・・・アルミニウム配
線 ２７・・・ポジ型しジスト代 理 人
Claims (2)
- （１）基板上の半導体素子と前記半導体素子間を接続す
る配線とによって構成される半導体装置において、前記
半導体素子内のゲート電極がゲート長の下層ゲート電極
と、少なくともゲート長より長い上層ゲート電極との多
層構造になっていることを特徴とする半導体装置。 - （２）基板上の半導体素子内に下層ゲート電極を形成し
た後、高分子有機膜を用いて基板上を平坦化する工程と
、前記下層ゲート電極を露出させる工程と、前記上層ゲ
ート電極を形成する工程とを含むことを特徴とする半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2798789A JPH02206171A (ja) | 1989-02-06 | 1989-02-06 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2798789A JPH02206171A (ja) | 1989-02-06 | 1989-02-06 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02206171A true JPH02206171A (ja) | 1990-08-15 |
Family
ID=12236188
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2798789A Pending JPH02206171A (ja) | 1989-02-06 | 1989-02-06 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02206171A (ja) |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57184248A (en) * | 1981-05-08 | 1982-11-12 | Nec Corp | Manufacture of semiconductor device |
| JPS6177325A (ja) * | 1984-09-21 | 1986-04-19 | Fujitsu Ltd | パタ−ン形成方法 |
| JPS62105473A (ja) * | 1985-10-31 | 1987-05-15 | Mitsubishi Electric Corp | 半導体装置 |
| JPS62273755A (ja) * | 1986-05-21 | 1987-11-27 | Nec Corp | 電界効果トランジスタおよびその製造方法 |
| JPS6344771A (ja) * | 1986-08-12 | 1988-02-25 | Mitsubishi Electric Corp | 半導体集積回路装置及びその製造方法 |
| JPS63119582A (ja) * | 1986-11-07 | 1988-05-24 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPS63132453A (ja) * | 1986-11-22 | 1988-06-04 | Toshiba Corp | 化合物半導体装置の製造方法 |
-
1989
- 1989-02-06 JP JP2798789A patent/JPH02206171A/ja active Pending
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57184248A (en) * | 1981-05-08 | 1982-11-12 | Nec Corp | Manufacture of semiconductor device |
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| JPS6344771A (ja) * | 1986-08-12 | 1988-02-25 | Mitsubishi Electric Corp | 半導体集積回路装置及びその製造方法 |
| JPS63119582A (ja) * | 1986-11-07 | 1988-05-24 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPS63132453A (ja) * | 1986-11-22 | 1988-06-04 | Toshiba Corp | 化合物半導体装置の製造方法 |
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