JPS5923544A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS5923544A JPS5923544A JP13354582A JP13354582A JPS5923544A JP S5923544 A JPS5923544 A JP S5923544A JP 13354582 A JP13354582 A JP 13354582A JP 13354582 A JP13354582 A JP 13354582A JP S5923544 A JPS5923544 A JP S5923544A
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- semiconductor
- contact hole
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置の製造方法に関し、特に１コンタク
トホールを介して半導体基体等と接続する電極配線の形
成技術を改良した半導体装置の製造方法に係る。
トホールを介して半導体基体等と接続する電極配線の形
成技術を改良した半導体装置の製造方法に係る。
近年、半導体装置は増々高密度化、微細化する傾向にあ
る。これに伴なってプロセス技術も複雑となり、半導体
基板上に複雑な厚い絶縁膜が何層にも重なシ、これら絶
縁膜に基板の素子領域を外部１で取出すためのコンタク
トホールを数多く形成しなければならない。かかるコン
タクトホールの形成においては、昼密度化、微細化の観
点から、寸法を可能な限り小さくすると共に正確な開口
が要求される。
る。これに伴なってプロセス技術も複雑となり、半導体
基板上に複雑な厚い絶縁膜が何層にも重なシ、これら絶
縁膜に基板の素子領域を外部１で取出すためのコンタク
トホールを数多く形成しなければならない。かかるコン
タクトホールの形成においては、昼密度化、微細化の観
点から、寸法を可能な限り小さくすると共に正確な開口
が要求される。
このようなことから、従来、アンダーカットの起こらな
いリアクティブイオンエツチング法に代表される異方性
エツチングによシコンタクトホールを形成する方法が行
なわれている。これを、第１図図示のｎチャンネルＭＯ
８）ランジスタのソース、ドレイン領域のコンタクトホ
ール形成を例にして以下に説明する。
いリアクティブイオンエツチング法に代表される異方性
エツチングによシコンタクトホールを形成する方法が行
なわれている。これを、第１図図示のｎチャンネルＭＯ
８）ランジスタのソース、ドレイン領域のコンタクトホ
ール形成を例にして以下に説明する。
まず、ｐ型半導体基板１に底部にｐ−型反転防止層２を
有するフィー）レド酸化膜３を形成し、これらフィール
ド酸化膜３で分離された島状の基板１領域にダート酸化
膜４・・・を介して例えば多結晶シリコンからなるダー
ト電極５・・・を形成する。つづいて、ダート電極５・
・・及びフィールド酸化膜３をマスクとしてｎ型不純物
、例えば砒素を基板１にイオン注入し、活性化してｎ型
のソース領域６・・・、ドレイン領域７・・・を形成す
る。ひきつづき、全面に厚いＣＶＤ −５ｌｙ２膜８、
リン硅化ガラス膜（ＰＳＧ膜）９を順次堆積した後、前
記ソース、ドレイン領域６・・・、７・・・一部上のＣ
ＶＤ −５ＩＯ２膜８及びＰＳＧ膜９部分をＲＩＥを用
いたフォトエツチング技術により急峻な側面を有する僑
榊→コンタクトホール１０・・・を開口する。この後、
全面に電極配線材料膜としてのＡｔ膜１ノを真空蒸着し
、パターニングしてソース、ドレイ／領域を外部に取出
すためのＡｔ配線（図示せず）を形成する。しかしなが
ら、かかる方法にｈ −ｐ テはＣＶＤ −５ｔｏ２膜
８とＰＳＧ膜９とからなる厚い絶縁膜にＲＩＥ等でコン
タクトホール１０・・・を開口すると、その内側面が急
峻となるため、同第１図に示す如＜Ａｔ膜１１の蒸着時
に段切れが生じる。
有するフィー）レド酸化膜３を形成し、これらフィール
ド酸化膜３で分離された島状の基板１領域にダート酸化
膜４・・・を介して例えば多結晶シリコンからなるダー
ト電極５・・・を形成する。つづいて、ダート電極５・
・・及びフィールド酸化膜３をマスクとしてｎ型不純物
、例えば砒素を基板１にイオン注入し、活性化してｎ型
のソース領域６・・・、ドレイン領域７・・・を形成す
る。ひきつづき、全面に厚いＣＶＤ −５ｌｙ２膜８、
リン硅化ガラス膜（ＰＳＧ膜）９を順次堆積した後、前
記ソース、ドレイン領域６・・・、７・・・一部上のＣ
ＶＤ −５ＩＯ２膜８及びＰＳＧ膜９部分をＲＩＥを用
いたフォトエツチング技術により急峻な側面を有する僑
榊→コンタクトホール１０・・・を開口する。この後、
全面に電極配線材料膜としてのＡｔ膜１ノを真空蒸着し
、パターニングしてソース、ドレイ／領域を外部に取出
すためのＡｔ配線（図示せず）を形成する。しかしなが
ら、かかる方法にｈ −ｐ テはＣＶＤ −５ｔｏ２膜
８とＰＳＧ膜９とからなる厚い絶縁膜にＲＩＥ等でコン
タクトホール１０・・・を開口すると、その内側面が急
峻となるため、同第１図に示す如＜Ａｔ膜１１の蒸着時
に段切れが生じる。
ｌｃ、第２同に示す如（ＣＶＤ −５１０２膜８とＰＳ
Ｇ膜９とからなる厚い絶縁膜に極めて小さい（例えば１
μｍＤ以下の）コンタクトホール１０′・・・を開口す
ると、同第２図に示す如＜ Ａｔ膜１１の蒸着時、ＡＬ
がコンタクトホール１０′・・・内まで充分到達せず、
ソース、ドレイン領域６・・・、７・・・との接触が得
られなくなる。
Ｇ膜９とからなる厚い絶縁膜に極めて小さい（例えば１
μｍＤ以下の）コンタクトホール１０′・・・を開口す
ると、同第２図に示す如＜ Ａｔ膜１１の蒸着時、ＡＬ
がコンタクトホール１０′・・・内まで充分到達せず、
ソース、ドレイン領域６・・・、７・・・との接触が得
られなくなる。
なお、Ａｔ膜の断切れ防止とＡｔの侵入性をよくするた
めに、コンタクトホールの開口に際してテーパエツチン
グを行なう方法がある。しかしながら、コンタクトホー
ルにテーノＪ？を設けると、テーパ角に応じてコンタク
トホールの面積が増大するばかりか設計寸法通シのコン
タクトホールの形成が困師となる。
めに、コンタクトホールの開口に際してテーパエツチン
グを行なう方法がある。しかしながら、コンタクトホー
ルにテーノＪ？を設けると、テーパ角に応じてコンタク
トホールの面積が増大するばかりか設計寸法通シのコン
タクトホールの形成が困師となる。
本発明は半導体基体又は第１電極配線に急峻な側面を有
するコンタクトホールを介して接続可能で、段切れの々
い電極配線を形成でき、微細化と性能の大巾な向上を達
成した半導体装置の製造方法を提供しようとするもので
ある。
するコンタクトホールを介して接続可能で、段切れの々
い電極配線を形成でき、微細化と性能の大巾な向上を達
成した半導体装置の製造方法を提供しようとするもので
ある。
本発明は半導体基体又は第１電槙配線−ヒの絶縁膜に形
成されたコンタクトホール内に異方性エツチングによっ
て選択的に半導体物又は導電体物を残存させることによ
って、前記絶縁膜上に形成される電極配線の断線を防止
し、コンタクト抵抗を減少させ、更に微細なコンタクト
ホールを正確に形成できるようにしたことを骨子とする
。
成されたコンタクトホール内に異方性エツチングによっ
て選択的に半導体物又は導電体物を残存させることによ
って、前記絶縁膜上に形成される電極配線の断線を防止
し、コンタクト抵抗を減少させ、更に微細なコンタクト
ホールを正確に形成できるようにしたことを骨子とする
。
次に１本発明をｎチャンネルＭＯ８ＬＳＩの製造に適用
した例について図面を参照して説明する。
した例について図面を参照して説明する。
実施例１
（ｉ） ｉｆ、ｐ型シリコン基板２１のフィールド形
成予定部にｐ型不純物、例えばボロンを選択的にイオン
注入した後、選択酸化処理を施してフィールド酸化膜２
２を形成すると共に、該酸化膜２２と接する基板２１部
分にｐ−型反転防止層２３を形成した（第３図（、）図
示）。
成予定部にｐ型不純物、例えばボロンを選択的にイオン
注入した後、選択酸化処理を施してフィールド酸化膜２
２を形成すると共に、該酸化膜２２と接する基板２１部
分にｐ−型反転防止層２３を形成した（第３図（、）図
示）。
（ｉｉ） 次いで、熱酸化処理を施してフィールド酸
化膜２２で分離された島状の基板２ノ領域Ｋ例えば厚さ
１００ＯＸの熱酸化膜を成長させた後、全面に多結晶シ
リコン膜を堆積し、砒素をイオン注入によシト−ピング
した。つづいて、砒素ドープ多結晶シリコン膜をフォト
エツチング技術ニよシバターニングしてフィールド酸化
膜２上に砒素ドーゾ多結晶シリコンからなる配線２４を
形成した後、全面に例えば厚さ３０００Ｘの第１のＣＶ
Ｄ −５ｉｎ２膜を堆積し、熱処理し、更にパターニン
グして前記配線２６を含むフィールド酸化膜２２上に第
１１７） ＣＶＤ −５ＩＯ２膜２５を残存させた。ひ
きつづき、図示しない熱酸化膜を除去し、再度、熱酸化
処理を施して例えば厚さ５００ｘのダート酸化膜２６を
形成し、全面に多結晶シリコン膜を堆積し、これをフォ
トエツチング技術によシックターニングしてダート酸化
膜２６上にダート電極２７を選択的に形成した（第３図
（ｂ）図示）。
化膜２２で分離された島状の基板２ノ領域Ｋ例えば厚さ
１００ＯＸの熱酸化膜を成長させた後、全面に多結晶シ
リコン膜を堆積し、砒素をイオン注入によシト−ピング
した。つづいて、砒素ドープ多結晶シリコン膜をフォト
エツチング技術ニよシバターニングしてフィールド酸化
膜２上に砒素ドーゾ多結晶シリコンからなる配線２４を
形成した後、全面に例えば厚さ３０００Ｘの第１のＣＶ
Ｄ −５ｉｎ２膜を堆積し、熱処理し、更にパターニン
グして前記配線２６を含むフィールド酸化膜２２上に第
１１７） ＣＶＤ −５ＩＯ２膜２５を残存させた。ひ
きつづき、図示しない熱酸化膜を除去し、再度、熱酸化
処理を施して例えば厚さ５００ｘのダート酸化膜２６を
形成し、全面に多結晶シリコン膜を堆積し、これをフォ
トエツチング技術によシックターニングしてダート酸化
膜２６上にダート電極２７を選択的に形成した（第３図
（ｂ）図示）。
（ｉｉｉ） 次いで、フィールド酸化膜２２及びダー
ト電極２７をマスクとしてｎ型不純物、例えば砒素をダ
ート酸化膜２６を通して基板２ノにイオン注入し、活性
化してｎ＋型のソース、ドレイン領域２８．２９を形成
した。つづいて、全面に例えば厚す３５００ ＸＯ第２
ノＣＶＤ ５１０２膜３０を堆積した後、熱処理を
施した（第３図（ｃ）図示）。
ト電極２７をマスクとしてｎ型不純物、例えば砒素をダ
ート酸化膜２６を通して基板２ノにイオン注入し、活性
化してｎ＋型のソース、ドレイン領域２８．２９を形成
した。つづいて、全面に例えば厚す３５００ ＸＯ第２
ノＣＶＤ ５１０２膜３０を堆積した後、熱処理を
施した（第３図（ｃ）図示）。
（■）次いで、全面に例えば厚さ２５００Ｘの第３のＣ
ＶＤ −５ｊＯ２膜３１、パッシベーション膜としての
例えば厚さ５０００Ｘのリン添加ガラス膜（ＰＳＧ膜）
３２を順次堆積した後、熱処理を施した。つづいて、前
記ソース、ドレイン領域２８．２９の一部及びダート電
極２７の一部に対応するＰＳＧ膜３２、第３．第２ （
７） ＣＶＤ −８ｆＯ□膜３１．３０及びダート酸化
膜２６をリアクティブイオンエツチング（ＲＩＥ）を用
いてフォトエツチング技術によシ選択的に除去して急峻
な側面を有するコンタクトホール３３，３３（ダート電
極のコンタクトホールは図示せず）を形成した。この時
、コンタクトホール３３゜３３は微細で溝の深い正確な
ものであった。ひきつづき、ＣＶＤ法により全面に例え
ば厚さ３０００＾の多結晶シリコン膜３４を堆積した。
ＶＤ −５ｊＯ２膜３１、パッシベーション膜としての
例えば厚さ５０００Ｘのリン添加ガラス膜（ＰＳＧ膜）
３２を順次堆積した後、熱処理を施した。つづいて、前
記ソース、ドレイン領域２８．２９の一部及びダート電
極２７の一部に対応するＰＳＧ膜３２、第３．第２ （
７） ＣＶＤ −８ｆＯ□膜３１．３０及びダート酸化
膜２６をリアクティブイオンエツチング（ＲＩＥ）を用
いてフォトエツチング技術によシ選択的に除去して急峻
な側面を有するコンタクトホール３３，３３（ダート電
極のコンタクトホールは図示せず）を形成した。この時
、コンタクトホール３３゜３３は微細で溝の深い正確な
ものであった。ひきつづき、ＣＶＤ法により全面に例え
ば厚さ３０００＾の多結晶シリコン膜３４を堆積した。
この時、ＣＶＤ１によル堆積される多結晶シリコン膜３
４はステ、シカパーレージが良好なため、第３図（ｄ）
に示す如く、微細で急峻な側面を有するコンタクトホー
ル３３１３３内にも十分埋め込まれた。
４はステ、シカパーレージが良好なため、第３図（ｄ）
に示す如く、微細で急峻な側面を有するコンタクトホー
ル３３１３３内にも十分埋め込まれた。
（■）次イで、ＲＩＥ等の異方性エツチングを行なった
。この時、ＰＳＧ膜３膜上２上結晶シリコン膜部分が除
去されたが、コンタクトホール３３．３３内には内周が
ラッパ状の筒形状をなす多結晶シリコン体３５が形成さ
れた。つづいて、ＰＯＣｔ３雰囲気下でのリン拡散又は
砒素のイオン注入を行なってコンタクトホール３３，３
３内の多結晶シリコン体３５及び基板２１のソース、ド
レイン領域２８．２’９の表面濃度を高くさせた。ひき
つづき、全面にＡｔ膜をス・９ツタ法により蒸着し、パ
ターニングして前記多結晶シリコン体３５が内側面に形
成されたコンタクトホール３３，３３を介してソース、
ドレイン領域２８．２９と接続したＡ／＝配線３６．３
７を形成してｎチャンネルＭＯＳトランジスタを製造し
た（第３図（、）図示）。
。この時、ＰＳＧ膜３膜上２上結晶シリコン膜部分が除
去されたが、コンタクトホール３３．３３内には内周が
ラッパ状の筒形状をなす多結晶シリコン体３５が形成さ
れた。つづいて、ＰＯＣｔ３雰囲気下でのリン拡散又は
砒素のイオン注入を行なってコンタクトホール３３，３
３内の多結晶シリコン体３５及び基板２１のソース、ド
レイン領域２８．２’９の表面濃度を高くさせた。ひき
つづき、全面にＡｔ膜をス・９ツタ法により蒸着し、パ
ターニングして前記多結晶シリコン体３５が内側面に形
成されたコンタクトホール３３，３３を介してソース、
ドレイン領域２８．２９と接続したＡ／＝配線３６．３
７を形成してｎチャンネルＭＯＳトランジスタを製造し
た（第３図（、）図示）。
しかして、本発明によれば、ケ゛−ト酸化膜６、第２．
第３のＣＶＤ −５１０２膜３ｏ、３１及びＰＳＧ膜３
２からなる厚い絶縁膜に亘って開口された急峻な側面を
有するコンタクトホール３３，３．１内側面に、多結晶
シリコン膜の堆積、ＲＩＥにょる選択的な除去によシ内
周がクツ／４’型の筒形状をなす多結晶シリコン体３５
を形成した後、Ａｔ膜をスパッタ法等により蒸着するこ
とによって、微細で急峻な側面を有するコンタクトホー
ル３３．３３内の隅々までＡｔ分子を堆積でき、段切れ
がなくソース、ドレイン領域２８，２９とのコンタクト
抵抗の低いＡｔ配線３６．３７を形成できる。
第３のＣＶＤ −５１０２膜３ｏ、３１及びＰＳＧ膜３
２からなる厚い絶縁膜に亘って開口された急峻な側面を
有するコンタクトホール３３，３．１内側面に、多結晶
シリコン膜の堆積、ＲＩＥにょる選択的な除去によシ内
周がクツ／４’型の筒形状をなす多結晶シリコン体３５
を形成した後、Ａｔ膜をスパッタ法等により蒸着するこ
とによって、微細で急峻な側面を有するコンタクトホー
ル３３．３３内の隅々までＡｔ分子を堆積でき、段切れ
がなくソース、ドレイン領域２８，２９とのコンタクト
抵抗の低いＡｔ配線３６．３７を形成できる。
即ち、前述した如きＣＶＤ −８１０２膜、ＰＳＧ膜等
を積層した厚い絶縁膜にアンダーカットのないＲＩＥに
より形成された微細なコンタクトホール３３．３３は、
そのエツジ部が垂直で、しかも深くなる。こうしたコン
タクトホール３ Ｊ 、３３内にＣＶＤ法によシ多結晶
シリコンを堆積すると、その隅々まで堆積された多結晶
シリコン膜３４が形成され、’ ＲＩＥで該多結晶シリ
コン膜を除去することによって、コンタクトホール３３
，３ Ｊのエツジ部に自己整合的に多結晶シリコン体３
５が残存する。この多結晶シリコン体３５はコンタクト
ホール３３，３３の垂直な側面に沿ってラッ・９型（す
シ釘状）に形成される。つまり、垂直なコンタクトホー
ル３３，３３のエツジ部から中心に向ってテーパ角とな
るように形成される。したがって、従来の如く絶縁膜に
チー７４角を設ける方法と異なシ、コンタクトホール３
３゜３３内体の面積の広がルを招くことなく、コンタク
トホール３３，３３の開口付近での段切れのないＡｔ配
線３６ ＋３７を形成できるため、コンタクトホール３
３．３３の微細化、ひいてはＭＯＳ ）ランジスタの高
集積化が可能となる。しかも、多結晶シリコン体３５を
残存させることによシ、コンタクトホール３３，３Ｂの
底部よシも上部開口付近の面積が広くすシ釘状に形成さ
れているため、例えばス／臂ツタ法によりｈｔを蒸着し
た場合、Ａｔ分子がコンタクトホール３３゜３３の底部
φ）も順々に堆積され、コンタクトホール３３，３３内
での未Ａｔ堆積箇所（”す″）が生じることなく、かつ
ソース、ドレイン領域３８．２９とＡｔ配線３６．３７
とのコンタクト面積も大きくできる。また、こうしたコ
ンタクトホール３３ 、 、？ ３内に残存させた多結
晶シリコン体３５のテーノ４角は、コンタクトホール３
３．３３の深さと堆積した多結晶シリコン膜３４の膜厚
で決まるため、所望のテーノｆ角を有する多結晶シリコ
ン体が得られる。更に、ｎ型不純物を含む多結晶シリコ
ン休３５をコンタクトホール３３．３Ｅ内に残存させた
後、熱処理を施して該多結晶シリコン体３５からｎ型不
純物をソース、ドレイン領域２１１．２９に拡散させる
こと忙よってＡｔ配線Ｂ６，３７とソース。
を積層した厚い絶縁膜にアンダーカットのないＲＩＥに
より形成された微細なコンタクトホール３３．３３は、
そのエツジ部が垂直で、しかも深くなる。こうしたコン
タクトホール３ Ｊ 、３３内にＣＶＤ法によシ多結晶
シリコンを堆積すると、その隅々まで堆積された多結晶
シリコン膜３４が形成され、’ ＲＩＥで該多結晶シリ
コン膜を除去することによって、コンタクトホール３３
，３ Ｊのエツジ部に自己整合的に多結晶シリコン体３
５が残存する。この多結晶シリコン体３５はコンタクト
ホール３３，３３の垂直な側面に沿ってラッ・９型（す
シ釘状）に形成される。つまり、垂直なコンタクトホー
ル３３，３３のエツジ部から中心に向ってテーパ角とな
るように形成される。したがって、従来の如く絶縁膜に
チー７４角を設ける方法と異なシ、コンタクトホール３
３゜３３内体の面積の広がルを招くことなく、コンタク
トホール３３，３３の開口付近での段切れのないＡｔ配
線３６ ＋３７を形成できるため、コンタクトホール３
３．３３の微細化、ひいてはＭＯＳ ）ランジスタの高
集積化が可能となる。しかも、多結晶シリコン体３５を
残存させることによシ、コンタクトホール３３，３Ｂの
底部よシも上部開口付近の面積が広くすシ釘状に形成さ
れているため、例えばス／臂ツタ法によりｈｔを蒸着し
た場合、Ａｔ分子がコンタクトホール３３゜３３の底部
φ）も順々に堆積され、コンタクトホール３３，３３内
での未Ａｔ堆積箇所（”す″）が生じることなく、かつ
ソース、ドレイン領域３８．２９とＡｔ配線３６．３７
とのコンタクト面積も大きくできる。また、こうしたコ
ンタクトホール３３ 、 、？ ３内に残存させた多結
晶シリコン体３５のテーノ４角は、コンタクトホール３
３．３３の深さと堆積した多結晶シリコン膜３４の膜厚
で決まるため、所望のテーノｆ角を有する多結晶シリコ
ン体が得られる。更に、ｎ型不純物を含む多結晶シリコ
ン休３５をコンタクトホール３３．３Ｅ内に残存させた
後、熱処理を施して該多結晶シリコン体３５からｎ型不
純物をソース、ドレイン領域２１１．２９に拡散させる
こと忙よってＡｔ配線Ｂ６，３７とソース。
ドレイン領域２８．２９とのコンタクト抵抗を低減でき
る。
る。
実施例２
前記実施例と同様な方法によ、！７ＰＳＧ膜３２、第３
．第２ （７） ＣＶＤ −５ＩＯ２膜３１ 、３．０
及びダート酸化膜２６如急峻な側面を有するコンタクト
ホール３３，３３を開口し、全面に例えば厚さ１．０〜
１．５μｍの厚い多結晶シリコン膜を堆積した後、ＲＩ
Ｅを施してコンタクトホール３３，３ Ｓ内を埋込んだ
多結晶シリコン体３５′を形成し、更に多結晶シリコン
体３５′に高濃度のｎ型不糸Ｕ物をドープし、ひきつづ
き実施例１と同様な方法によりＡｔ配線３６’、３７’
を形成してｎチャンネルＭＯＳトランジスタを製造した
（第４図１図示）。
．第２ （７） ＣＶＤ −５ＩＯ２膜３１ 、３．０
及びダート酸化膜２６如急峻な側面を有するコンタクト
ホール３３，３３を開口し、全面に例えば厚さ１．０〜
１．５μｍの厚い多結晶シリコン膜を堆積した後、ＲＩ
Ｅを施してコンタクトホール３３，３ Ｓ内を埋込んだ
多結晶シリコン体３５′を形成し、更に多結晶シリコン
体３５′に高濃度のｎ型不糸Ｕ物をドープし、ひきつづ
き実施例１と同様な方法によりＡｔ配線３６’、３７’
を形成してｎチャンネルＭＯＳトランジスタを製造した
（第４図１図示）。
しかして、本実施例２によればコンタクト７ドール３３
．３３が高濃度ｎ型の多結晶シリコン体３５′によって
自己整合的に埋設されているため、コンタクトホール３
３による凹凸力；なくなシ、Ａｔ配ｆｄｓ ｅ’ 、
３７’の段切れを確実に防」Ｅできる。
．３３が高濃度ｎ型の多結晶シリコン体３５′によって
自己整合的に埋設されているため、コンタクトホール３
３による凹凸力；なくなシ、Ａｔ配ｆｄｓ ｅ’ 、
３７’の段切れを確実に防」Ｅできる。
実施例３
前記実施例１と同様な方法により急１１１ｉなｆｉ＋！
１面を有するコンタクトホール３３，３３内に内周がす
り釘状の筒形状をなす多結晶シ１ノコン勾５を形成し、
全面に例えば厚さ５００Ｘの白金膜を被着し、熱処理を
施して多結晶シ１ノコ／勾５内周と白金との反応によシ
白金シリサイド＃Ｊ８を選択的に形成した後、王水等で
未反応の白金を除去し、ひきつづき実施例１と同様にＡ
ｔ配線ｓ ６’ 、 ｓ ｙ’を形成してｎチャンネル
ＭＯＳ）ランジスタを製造した（第５図図示）。
１面を有するコンタクトホール３３，３３内に内周がす
り釘状の筒形状をなす多結晶シ１ノコン勾５を形成し、
全面に例えば厚さ５００Ｘの白金膜を被着し、熱処理を
施して多結晶シ１ノコ／勾５内周と白金との反応によシ
白金シリサイド＃Ｊ８を選択的に形成した後、王水等で
未反応の白金を除去し、ひきつづき実施例１と同様にＡ
ｔ配線ｓ ６’ 、 ｓ ｙ’を形成してｎチャンネル
ＭＯＳ）ランジスタを製造した（第５図図示）。
しかして、本実施例３によれば、コンタクトホール３３
．３３内が筒状の多結晶シリコン体３５及び低抵抗の白
金シリサイド体３８によって自己整合的に埋設できるた
め、Ａｔ配線３６′。
．３３内が筒状の多結晶シリコン体３５及び低抵抗の白
金シリサイド体３８によって自己整合的に埋設できるた
め、Ａｔ配線３６′。
３７′の段切れを確実に防止できると共にコンタクト抵
抗を一層低減できる。また、他に応用した場合、ショッ
トキー型のトランジスタのＨ造も可能と々る。
抗を一層低減できる。また、他に応用した場合、ショッ
トキー型のトランジスタのＨ造も可能と々る。
なお、上記実施例１，２ではコンタクトホール内に多結
晶シリコン体を残存させたが、この代りに非晶質シリコ
ン体、又はレーザアニール技術を使っての単結晶シリコ
ン体を用いてもよく、更にはＭｏ ＊ Ｎｌ 、 ＴＩ
等の高融点金属、或いはＭｏＳｉ２． ＮｉＳｉ２．
ＴｉＳｉ２等の金属シリサイドを用いてもよい。
晶シリコン体を残存させたが、この代りに非晶質シリコ
ン体、又はレーザアニール技術を使っての単結晶シリコ
ン体を用いてもよく、更にはＭｏ ＊ Ｎｌ 、 ＴＩ
等の高融点金属、或いはＭｏＳｉ２． ＮｉＳｉ２．
ＴｉＳｉ２等の金属シリサイドを用いてもよい。
上記実施例では半導体基板表面の不純物領域とのコンタ
クトについて説明したが、第１電極配線とのコンタクト
等にも同様に適用できる。
クトについて説明したが、第１電極配線とのコンタクト
等にも同様に適用できる。
寸だ、本発明は上記実施例の如きｎチャンネルＭＯ８）
ランジスタの製造のみに限らず、ｐチャンネルＭＯ８）
ランジスタ、０ＭＯ８１或いはバイポーラトランジスタ
等の製造にも同様に適用できる。
ランジスタの製造のみに限らず、ｐチャンネルＭＯ８）
ランジスタ、０ＭＯ８１或いはバイポーラトランジスタ
等の製造にも同様に適用できる。
以上詳述した如く、本発明によれば半導体基体又は第１
電極配線に急峻か側面を有するコンタクトホールを介し
て良好にコンタクト可能で、段切れのない電極配線を形
成でき、もって微細化と性能の大巾な向上を達成した半
導体装置の製造方法を提供できる。
電極配線に急峻か側面を有するコンタクトホールを介し
て良好にコンタクト可能で、段切れのない電極配線を形
成でき、もって微細化と性能の大巾な向上を達成した半
導体装置の製造方法を提供できる。
第１図及び第２図は夫々従来の急峻な側面を有するコン
タクトホールが形成されたｎチャンネルＭＯ８）ランジ
スタの断面図、第３図（、）〜（ｅ）は本発明の実施例
１におけるｎチャンネルＭＯＳトランジスタの製造工程
を示す断面図、第４図及び第５図は夫々本発明の実施例
２，３により製造されたｎチャンネルＭＯ８）ランジス
タを示す断面図である。 ２１・・・ｐ型シリコン基板、２２・・・フィールド酸
化膜、２４・・・多結晶シリコン配線、２５・・・第１
（７） ＣＶＤ −５ｉｎ２膜、２ｇ・）ｌ−）酸化
膜、２７・・・ダート電極、２８・・・ｎ型ソース領域
、２９・・・計型ドレイン領域、３０・・・第２のＣｖ
Ｄ−８ｌｏ２膜、３１ ・・・第３ （７） ＣＶＤ
−５ｉｎ２膜、３２ ・ＰＳＧ膜、３３・・・コンタク
トホール１．３５ 、３５’・・・多結晶シリコン体、
３６ 、３６’、 ３７ 、３７’・・・Ａｔ配線、３
８・・・白金シリサイド体
タクトホールが形成されたｎチャンネルＭＯ８）ランジ
スタの断面図、第３図（、）〜（ｅ）は本発明の実施例
１におけるｎチャンネルＭＯＳトランジスタの製造工程
を示す断面図、第４図及び第５図は夫々本発明の実施例
２，３により製造されたｎチャンネルＭＯ８）ランジス
タを示す断面図である。 ２１・・・ｐ型シリコン基板、２２・・・フィールド酸
化膜、２４・・・多結晶シリコン配線、２５・・・第１
（７） ＣＶＤ −５ｉｎ２膜、２ｇ・）ｌ−）酸化
膜、２７・・・ダート電極、２８・・・ｎ型ソース領域
、２９・・・計型ドレイン領域、３０・・・第２のＣｖ
Ｄ−８ｌｏ２膜、３１ ・・・第３ （７） ＣＶＤ
−５ｉｎ２膜、３２ ・ＰＳＧ膜、３３・・・コンタク
トホール１．３５ 、３５’・・・多結晶シリコン体、
３６ 、３６’、 ３７ 、３７’・・・Ａｔ配線、３
８・・・白金シリサイド体
Claims (6)
- （１）半導体基体又は第１電極配線上の絶縁膜を選択的
に除去してコンタクトホールを形成する工程と、全面に
ＣＶＤ法によシ半導体膜又は導電体膜を堆積する工程と
、半導体膜又は導電体膜を選択的に除去して前記コンタ
クトホールの少なくとも内側面に半導体膜又は導電体膜
を残存させる工程と、前記絶縁膜上に前記コンタクトホ
ールを介して半導体基体又は第１電極配線と接続する電
極配線を形成する工程とを具備したことを特徴とする半
導体装置の製造方法。 - （２） コンタクトホールを含む絶縁膜全面に半導体
膜又は導電体膜を堆積した後、異方性エツチング法によ
り該半導体膜又は導電体膜をエツチング除去してコンタ
クトホールの内側面に内周がすシ鉢状の筒形状をなす半
導体物又は導電体物を残存させ、ひきつづき前記半導体
物又は導電体物内を通して半導体基体又は第１電極配線
と接続した電極配線を形成することを特徴とする特許請
求の範囲第１項記載の半導体装置の製造方法。 - （３） コンタクトホールを含む絶縁膜全面に厚い半
導体膜又は導電体膜を堆積した後、異方性エツチング法
によシ該半導体膜又は導電体膜を除去してコンタクトホ
ール内を半導体物又は導電体物で埋設し、ひきつづき半
導体基体又は第１電極配線と一〇記半導体物又は導電体
物を介して接続した電極配線を形成することを特徴とす
る特許請求の範囲第１項記載の半導体装置の製造方法。 - （４）半導体装が多結晶シリコンであることを特徴とす
る特許請求の範囲第１項記載の半導体装置の製造方法。 - （５） コンタクトホール内に形成された半導体物が
半導体基体に形成された不純物領域と同導電型で同濃度
かもしくは高濃度の不純物を含むことを特徴とする特許
請求の範囲第１項記載の半導体装置の製造方法。 - （６） コンタクトホール内に形成された導電体物が
高融点金属又は金属シリサイドであることを特徴とする
特許請求の範囲第１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13354582A JPS5923544A (ja) | 1982-07-30 | 1982-07-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13354582A JPS5923544A (ja) | 1982-07-30 | 1982-07-30 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5923544A true JPS5923544A (ja) | 1984-02-07 |
Family
ID=15107313
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13354582A Pending JPS5923544A (ja) | 1982-07-30 | 1982-07-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5923544A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6135537A (ja) * | 1984-07-11 | 1986-02-20 | テキサス インスツルメンツ インコーポレイテツド | 半導体装置の製造方法 |
| JPS6146051A (ja) * | 1984-08-10 | 1986-03-06 | Sony Corp | 配線方法 |
| JPH02135759A (ja) * | 1988-09-30 | 1990-05-24 | Samsung Electron Co Ltd | 半導体装置およびその製造方法 |
| JPH03151638A (ja) * | 1989-11-08 | 1991-06-27 | Nissan Motor Co Ltd | 半導体集積回路の製造方法 |
| JPH03218626A (ja) * | 1989-11-14 | 1991-09-26 | Mitsubishi Electric Corp | 半導体装置の配線接触構造 |
| JPH07302801A (ja) * | 1994-08-26 | 1995-11-14 | Hitachi Ltd | 半導体装置及びその製造方法 |
-
1982
- 1982-07-30 JP JP13354582A patent/JPS5923544A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6135537A (ja) * | 1984-07-11 | 1986-02-20 | テキサス インスツルメンツ インコーポレイテツド | 半導体装置の製造方法 |
| JPS6146051A (ja) * | 1984-08-10 | 1986-03-06 | Sony Corp | 配線方法 |
| JPH02135759A (ja) * | 1988-09-30 | 1990-05-24 | Samsung Electron Co Ltd | 半導体装置およびその製造方法 |
| JPH03151638A (ja) * | 1989-11-08 | 1991-06-27 | Nissan Motor Co Ltd | 半導体集積回路の製造方法 |
| JPH03218626A (ja) * | 1989-11-14 | 1991-09-26 | Mitsubishi Electric Corp | 半導体装置の配線接触構造 |
| JPH07302801A (ja) * | 1994-08-26 | 1995-11-14 | Hitachi Ltd | 半導体装置及びその製造方法 |
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