JPH01134969A - 半導体装置とその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置およびその製造方法に係り、特にＵ
形分離技術を利用した電極取出し層形成技術に関する。

〔従来の技術〕

バイポーラ集積回路においてＵ形溝を用いるアイソレー
ション（分離）技術については、■プレスジャーナル発
行「Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ　Ｗｏｒｌｄ１９８３
．６．ｐ　３０〜３４）などに記載されている。

上記Ｕ形アイソレーション技術によれば、半導体基体の
表面にＵ形の深溝、浅溝をあけ、溝内面に酸化膜やちっ
化膜を形成し、溝内を半導体（シリコン）で埋め込むも
ので、溝幅な小さ（とれること罠より、アイソレーショ
ン幅を広くとれ、又、表面の平坦化を期待しうる。

〔発明が解決しようとする問題点〕

１．０μｍＵアイソレージ璽ン・プロセスでは、幅１．
０μｍ１深さ４．０μｍのアイソレーション深溝を形成
する。バイポーラ素子の微細化に伴い、コレクタ部の面
積は３．ＯＸ５．４μ−と小さくなっている。このため
、アスペクト比（溝幅／溝深さ）の大きいＵ形分離層に
囲まれた半導体層にコレク＋ りｎ　層取出しのための高濃度リン・イオン打込みを行
うと、結晶欠陥が誘起し、歩留りの低下、信頼性不良を
引き起こす。さらにこれ以上微細化が行われると、コレ
クタｎ　層引出しの方法が−そう問題となる。

現在、コレクタ取出し部の半導体層への不純物拡散はそ
の上に形成した高濃度リン・ドープ多結晶半導体（ポリ
Ｓｉ）を介して行っている。また、このためにエミッタ
用のポリＳｉパターン形成後にコレクタ取出しのための
リン打込みを行うので、トランジスタのベース（ｐ層）
、エミッタ（ｎ＋層）の形成のための拡散時間が長くな
り、浅い接合が形成しにくいという問題があった。

本発明は上記の問題を解決するためのものであって、そ
の目的はバイポーラトランジスタの高速化、高信頼度化
を実現できるバイポーラＩＣ構造及び製造方法の提供に
ある。

本発明の前記ならびＫそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらか罠なろう。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記のとおりである。

すなわち、半導体基板上九基板と異なる導電型の高濃度
埋込層及びこれを埋め込むエピタキシャル低濃度半導体
層を形成し、上記低濃度半導体層の一部領域を他領域か
ら仕切るように絶縁膜で内面が覆われ半導体を充填した
Ｕ形溝からなる分離層を形成し、この分離層により囲ま
れた一つの領域の低濃度半導体層を取り除いて高濃度埋
込層を露出し、この高濃度埋込層の上圧選択成長により
金属等の高比抵抗層を形成して電極取出し部とするもの
である。

〔作　用〕

上記した手段によれば、コレクタ取出し部として金属層
を形成することにより、コレクタ抵抗が小さく、高速高
信頼性のバイポーラ半導体装置を実現することができる
。

〔実施例１〕 第１図ないし第２図は本発明の一実施例ケ示すものであ
って、第１図はバイポーラｎｐｎ）ランジスタの拡散パ
ターンを示す平面図、第２図は同Ａ−Ａ断面構造を示す
断面図である。

１はｐ−型Ｓｉ基板、２はｎ　埋込層、３はエビタキシ
ャ＃ｎ−８ｉ層である。

４はＵ形アインレーシコン深溝部であって、一つのトラ
ンジスタ領域を周囲から分離する。

５はＵルアイソレージ１ン浅溝部であって、トランジス
タ領域においてコレクタ取出部を分離する。

６は溝内面を覆う酸化膜（Ｓ　ｉＯ！　）、７はポリＳ
ｉ充填層、８はストツバｐ　層である。

９はコレクタ取出し部となる金属層でたとえばＭｏ、Ｗ
等の高融点金属のＳｉ化合物を選択成長させたものであ
る。

１０はトランジスタのベースｐ拡散層、１１はエミッタ
ｎ＋拡散層である。

１２はＰＳＧ（リン・シリケートガラス）等かラナルパ
ッシベーション膜、１３はＡ１電極である。

上記実施例によれば、低比抵抗のシリケート金属層を用
いてｎ＋埋込層から直接圧コレクタ取出しを行うことに
より無欠陥で低いコレクタ抵抗圧よりｆｔが高く高速ト
ランジスタが得られる。

〔実施例２〕 第３図ないし第８図は実施例１で述べたｎｐｎトランジ
スタの製造プロセスを示す工程断面図である。以下、各
工程罠そって説明する。

（１）ｐ−型Ｓｉ基板１にｎ＋埋込層２形成のためＳｂ
（アンチモン、ｎ　不純物）デポジット拡散し、エビタ
キシャ＃ｎ−８ｉ層３を成長する。

Ｓｉ層層表表面酸化膜１４Ｓｉ３Ｎ、膜１５デポジット
、ＣｖＤ−８ｉ０２膜１６デポジツト後、ホトレジスト
を使用してパターニングし、窓孔部１７を取除く（第３
図）。

（２）一部の窓孔にホトレジスト１８で覆ったのち、Ｓ
ｉを第１図のドライエッチで深溝部１９をあける（第４
図）。

（３）ホトレジスト１８を取り除き、第２図のドライエ
ッチで浅溝部２０をあけ、深溝部１９をさらに深く堀る
（第５図）。

（４１ＣＶＤ−８ｉＯ□を取り除き、酸化によって溝内
にＳｉｎ、膜を形成した後、Ｓｉ、Ｎ、を除去し、ポリ
Ｓｉ７をデポジット後、再度酸化することにより、Ｕ形
アイソレージ璽ン部（４１を完成する（第６図）。

（５）ホトレジスト（図示されず）を使用してコレクタ
取出し部分のエピタキシャルＳｉ層３にフッ硝酸エッチ
してｎ　埋込層２をＩＥ！出する（第７図）。

（６１Ｗ（タングステン）の選択ＣＶＤを行い、金属層
９を生成した後、シンタ処理する。このあと、ホトレジ
ストマスクをしてＢ（ボロン）拡散によりベース０層１
０を形成する（第８図）。

（７）　　さいごにエミッタｎ−１層１１を形成し、Ｃ
ＡＤ−８ｉＯ，膜１２を形成し、コンタクト・ホトエッ
チ後、ＡＪスパッタ、パターニングして第２図に示すよ
うなバイポーラｎｐｎ）ランジスタを完成する。

上記実施例によれば、第７図に示す工程（５）で、エピ
タキシャルＳｉ層をフッ硝酸エッチによりエッチするが
、このことはフッ硝酸がＳｉｎｇをエッチすることなく
、Ｓｉのみをエッチする特質を利用するものである。第
７図のような構造になっていれば、コレクタ引出し部分
は溝内を酸化したときに形成された５ｉｎ２膜により囲
まれており、あらたにＳｉエッチ用のホトマスクを設け
る必要がない。すなわち、コレクタの取り出し部分はＳ
ｉホトエッチに対してセルファラインで形成される。

ただし、開口部はホトレジスト工程が一回必要である。

なお、これが可能であるためには、第２図に示すように
、ベース９層１０とコレクタ取出し部間が浅溝アイソレ
ーションにより分離されており、かつ、浅溝は底部がｎ
＋埋込層内に位置するように形成しなければならない。

本発明によればエピタキシャルＳｉ層表面から、狭い領
域内で拡散（ｎ＋拡散）Ｋよるコレクタ取出しを行う必
要がなく、浅いベース・エミッタ接合が実現できる。

以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能である。

たとえば、コレクタ取出しのために選択成長させる低比
抵抗物質はＭｏ、Ｗ等の高融点金属、それらのＳｉ化合
物（Ｍｏｓ　ｉ　、Ｗｓ　ｉ　）の他に高濃度不純物ド
ープポリＳｉを埋めこむようにしてもよ〜）。

〔発明の効果〕

本願において開示される発明のうち、代表的なものによ
って得られる効果を簡単に説明すれば下記のとおりであ
る。

すなわち高信頼度、高歩留り、高速度のバイポーラＩＣ
１に実現することができる。

【図面の簡単な説明】

第１図乃至第２図は本発明の一実施例を示し、このうち
、第１図はバイポーラＩＣの拡散パターンを示す平面図
、第２図は第１図におけるＡ−Ａ視断面図である。 第３図乃至第８図は本発明の他の一実施例を示すもので
あって、バイポーラＩＣの製造プロセスの工程断面図で
ある。 １・・・Ｓｉ基板、２・・・ｎ　埋込層、３・・・エピ
タキシャルｎ−８ｉ層、４．５・・・Ｕ形アイ７Ｖ−ジ
ョン部、９・・・コレクタ取出し金属（シリケート）層
、１０・・・ベース９層、１１・・・エミッタｎ　層。 第　　３　　図 第　　４　　図 ズー」 一：

Claims (1)

1. 【特許請求の範囲】 １、半導体基板上に、基板の導電型と異なる導電型の高
   濃度埋込層及びエピタキシャル低濃度半導体層が形成さ
   れ、上記低濃度半導体層は絶縁物を用いた素子分離層に
   よりいくつかの島領域に仕切られ、一つの島領域内には
   高濃度埋込層に選択的に成長させた低比抵抗物質層が形
   成されていることを特徴とする半導体装置。 ２、上記低比抵抗物質層は金属又は金属半導体化合物で
   ある特許請求の範囲第１項に記載の半導体装置。 ３、上記分離層はＵ形溝内面に絶縁膜を介して半導体層
   を充填したものである特許請求の範囲第１項又は第２項
   に記載の半導体装置。 ４、上記分離層により仕切られた半導体の島領域にはバ
   イポーラトランジスタが形成されるとともに、上記金属
   層はコレクタ電極取出し部として形成されている特許請
   求の範囲第１項または第２項に記載の半導体装置。 ５、半導体基板上に基板と異なる導電型の高濃度埋込層
   及びエピタキシャル低濃度半導体層を形成する工程、上
   記低濃度半導体層の一部領域を他領域から仕切るための
   絶縁膜を用いた分離層を形成する工程、上記分離層によ
   り囲まれた一つの領域の低濃度半導体層を取り除き高濃
   度埋込層を取り除く工程、上記露出する高濃度埋込層上
   に選択成長により電極取出しのための金属層又は金属半
   導体化合物層を形成する工程および、他の低濃度半導体
   領域表面に半導体素子のための拡散層を形成する工程と
   を有する半導体装置の製造方法。 ６、上記分離層はＵ形溝内に絶縁膜及び半導体層を形成
   するものである特許請求の範囲第５項に記載の半導体装
   置の製造方法。