JPH05326689A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPH05326689A JPH05326689A JP12653092A JP12653092A JPH05326689A JP H05326689 A JPH05326689 A JP H05326689A JP 12653092 A JP12653092 A JP 12653092A JP 12653092 A JP12653092 A JP 12653092A JP H05326689 A JPH05326689 A JP H05326689A
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Abstract
(57)【要約】
【目的】 電極多結晶シリコンの分離と同時に、金属配
線・不活性ベース間の酸化膜を厚膜化し、寄生容量が小
さく、急な段差がなくなり、表面段差に起因する後の配
線工程での不良発生を低減する。 【構成】 第１の島領域と第２の島領域を有するシリコ
ン基体のその第１の島領域と接続された第１の多結晶シ
リコン層からなる電極１０７ａ，１０７ｃ、１０７ｅを
選択的に形成し、前記第２の島領域及び前記第１の多結
晶シリコン層と接続される第２の多結晶シリコン層１１
７を選択的に酸化することにより分離して電極を形成す
る。
線・不活性ベース間の酸化膜を厚膜化し、寄生容量が小
さく、急な段差がなくなり、表面段差に起因する後の配
線工程での不良発生を低減する。 【構成】 第１の島領域と第２の島領域を有するシリコ
ン基体のその第１の島領域と接続された第１の多結晶シ
リコン層からなる電極１０７ａ，１０７ｃ、１０７ｅを
選択的に形成し、前記第２の島領域及び前記第１の多結
晶シリコン層と接続される第２の多結晶シリコン層１１
７を選択的に酸化することにより分離して電極を形成す
る。
Description
【０００１】
【産業上の利用分野】本発明は、高速高集積半導体集積
回路の製造方法に関するものである。
回路の製造方法に関するものである。
【０００２】
【従来の技術】半導体集積回路装置の用途として、特
に、高速動作性を必要とする分野では、一般にＥＣＬ(E
mitter Coupled Logic) ／ＣＭＬ(Current-Mode Logic)
系のバイポーラ型半導体集積回路装置が用いられてい
る。そのＥＣＬ／ＣＭＬ系回路においては、消費電力、
論理振幅を一定とした場合、回路を構成する素子、配線
の寄生容量及びトランジスタのベース抵抗、利得帯域幅
積によって動作速度が決定される。このうち寄生容量の
低減には、特に動作速度への寄与が大きいトランジスタ
のベース・コレクタ間の接合容量を低減することが必要
であり、このためには、多結晶シリコンを用いてベース
電極を素子領域の外部に引き出し、ベース面積を縮小す
ることが有効である。また、多結晶シリコン抵抗及び金
属配線抵抗を厚い分離酸化膜上に形成して、これらの寄
生容量を低減する方法が一般に採用されている。
に、高速動作性を必要とする分野では、一般にＥＣＬ(E
mitter Coupled Logic) ／ＣＭＬ(Current-Mode Logic)
系のバイポーラ型半導体集積回路装置が用いられてい
る。そのＥＣＬ／ＣＭＬ系回路においては、消費電力、
論理振幅を一定とした場合、回路を構成する素子、配線
の寄生容量及びトランジスタのベース抵抗、利得帯域幅
積によって動作速度が決定される。このうち寄生容量の
低減には、特に動作速度への寄与が大きいトランジスタ
のベース・コレクタ間の接合容量を低減することが必要
であり、このためには、多結晶シリコンを用いてベース
電極を素子領域の外部に引き出し、ベース面積を縮小す
ることが有効である。また、多結晶シリコン抵抗及び金
属配線抵抗を厚い分離酸化膜上に形成して、これらの寄
生容量を低減する方法が一般に採用されている。
【０００３】一方、ベース抵抗の低減には、不活性ベー
ス層を低抵抗化して、可能な限りエミッタを細くしてエ
ミッタ直下の活性ベース層の抵抗を減少させることが必
要である。また、利得帯域幅積の向上には、エミッタ及
びベース接合を浅接合化すると共に、コレクタのエピタ
キシャル層を薄くすることが有効である。これらの事項
を実現することを目的として提案された従来技術とし
て、特開昭６３−２６１７４６号公報に記載されるもの
があった。
ス層を低抵抗化して、可能な限りエミッタを細くしてエ
ミッタ直下の活性ベース層の抵抗を減少させることが必
要である。また、利得帯域幅積の向上には、エミッタ及
びベース接合を浅接合化すると共に、コレクタのエピタ
キシャル層を薄くすることが有効である。これらの事項
を実現することを目的として提案された従来技術とし
て、特開昭６３−２６１７４６号公報に記載されるもの
があった。
【０００４】図３はかかる従来のバイポーラ型半導体集
積回路装置の製造工程断面図である。以下、そのバイポ
ーラ型半導体集積回路装置の製造方法について説明す
る。図３（ａ）は、素子分離後約３０００Åの多結晶シ
リコン層を形成し、表面を２００Å程度酸化（図示せ
ず）した後、１０００〜２０００Åの窒化膜をベース電
極及びコレクタ電極を形成する部分に選択的に形成した
状態を示しており、２０１はＰ- 型シリコン基板、２０
２はシリコン基板２０１上に形成されたＮ+ 型埋め込み
拡散層、２０３は埋め込み拡散層２０２上に形成された
Ｎ- 型エピタキシャル層、２０４はシリコン基板２０１
及び埋め込み拡散層２０２上に形成した素子分離酸化
膜、２０５は溝型分離を行なう酸化膜と多結晶シリコン
で充填された深溝、２０７はエピタキシャル層２０３及
び素子分離酸化膜２０４上に形成した多結晶シリコン
層、２０８は多結晶シリコン層２０７上に形成した窒化
膜である。
積回路装置の製造工程断面図である。以下、そのバイポ
ーラ型半導体集積回路装置の製造方法について説明す
る。図３（ａ）は、素子分離後約３０００Åの多結晶シ
リコン層を形成し、表面を２００Å程度酸化（図示せ
ず）した後、１０００〜２０００Åの窒化膜をベース電
極及びコレクタ電極を形成する部分に選択的に形成した
状態を示しており、２０１はＰ- 型シリコン基板、２０
２はシリコン基板２０１上に形成されたＮ+ 型埋め込み
拡散層、２０３は埋め込み拡散層２０２上に形成された
Ｎ- 型エピタキシャル層、２０４はシリコン基板２０１
及び埋め込み拡散層２０２上に形成した素子分離酸化
膜、２０５は溝型分離を行なう酸化膜と多結晶シリコン
で充填された深溝、２０７はエピタキシャル層２０３及
び素子分離酸化膜２０４上に形成した多結晶シリコン
層、２０８は多結晶シリコン層２０７上に形成した窒化
膜である。
【０００５】次いで、図３（ｂ）に示すように、多結晶
シリコン層２０７を選択酸化し、多結晶シリコン層２０
７ａ，２０７ｃ，２０７ｅを形成する。２０９は多結晶
シリコン層２０７の酸化膜である。次に、図３（ｃ）に
示すように、コレクタ電極上の窒化膜２０８〔図３
（ｂ）参照〕を選択的に除去し、コレクタ電極多結晶シ
リコン層２０７ｅに燐をイオン注入し、熱処理を行なっ
てコレクタ抵抗低減用Ｎ+ 型領域２０６を形成する。そ
の後、ベース電極多結晶シリコン層２０７ａ，２０７ｃ
に窒化膜を介して、ボロンを１〜５Ｅ１５ｃｍ-2程度イ
オン注入を行ない、９００℃程度の温度でアニールを行
なって、ベース電極多結晶シリコン層２０７ａ，２０７
ｃ中のボロン濃度を均一化する。次に、多結晶シリコン
酸化層２０９のエミッタ形成領域２０９ｂ〔図３（ｂ）
参照〕を選択的に除去し、内壁を酸化して２００Å程度
の内壁酸化膜２１４を形成する。更に、多結晶シリコン
層２０７ａ，２０７ｃからの拡散により、Ｐ+ 型の不活
性ベース２１０が形成される。
シリコン層２０７を選択酸化し、多結晶シリコン層２０
７ａ，２０７ｃ，２０７ｅを形成する。２０９は多結晶
シリコン層２０７の酸化膜である。次に、図３（ｃ）に
示すように、コレクタ電極上の窒化膜２０８〔図３
（ｂ）参照〕を選択的に除去し、コレクタ電極多結晶シ
リコン層２０７ｅに燐をイオン注入し、熱処理を行なっ
てコレクタ抵抗低減用Ｎ+ 型領域２０６を形成する。そ
の後、ベース電極多結晶シリコン層２０７ａ，２０７ｃ
に窒化膜を介して、ボロンを１〜５Ｅ１５ｃｍ-2程度イ
オン注入を行ない、９００℃程度の温度でアニールを行
なって、ベース電極多結晶シリコン層２０７ａ，２０７
ｃ中のボロン濃度を均一化する。次に、多結晶シリコン
酸化層２０９のエミッタ形成領域２０９ｂ〔図３（ｂ）
参照〕を選択的に除去し、内壁を酸化して２００Å程度
の内壁酸化膜２１４を形成する。更に、多結晶シリコン
層２０７ａ，２０７ｃからの拡散により、Ｐ+ 型の不活
性ベース２１０が形成される。
【０００６】次いで、ＢＦ2 を１〜５Ｅ１３ｃｍ-2程度
イオン注入して活性ベース２１１を形成した後、全面に
１０００Å程度のＣＶＤ酸化膜２１５と、２０００Å程
度の多結晶シリコン層２１６をＣＶＤにより形成する。
次に、反応性イオンエッチングを用いて多結晶シリコン
層２１６をエッチングし、更に、酸化膜２１４，２１５
のエッチングを行ない、図３（ｄ）に示すように、エミ
ッタの開口を行なう。多結晶シリコン層２１６とＣＶＤ
酸化膜２１５は側壁のみに残り、窒化膜２０８の開口部
よりも狭いエミッタが、セルフアラインで開口される。
また、同時にコレクタ電極多結晶シリコン層２０７ｅが
露出する。次に、全面に３０００Å程度の多結晶シリコ
ン層２１７を堆積し、表面を２００Å程度酸化した後、
砒素を１Ｅ１６ｃｍ-2程度イオン注入する。
イオン注入して活性ベース２１１を形成した後、全面に
１０００Å程度のＣＶＤ酸化膜２１５と、２０００Å程
度の多結晶シリコン層２１６をＣＶＤにより形成する。
次に、反応性イオンエッチングを用いて多結晶シリコン
層２１６をエッチングし、更に、酸化膜２１４，２１５
のエッチングを行ない、図３（ｄ）に示すように、エミ
ッタの開口を行なう。多結晶シリコン層２１６とＣＶＤ
酸化膜２１５は側壁のみに残り、窒化膜２０８の開口部
よりも狭いエミッタが、セルフアラインで開口される。
また、同時にコレクタ電極多結晶シリコン層２０７ｅが
露出する。次に、全面に３０００Å程度の多結晶シリコ
ン層２１７を堆積し、表面を２００Å程度酸化した後、
砒素を１Ｅ１６ｃｍ-2程度イオン注入する。
【０００７】次に、図３（ｅ）に示すように、多結晶シ
リコン層２１７の表面の酸化膜と多結晶シリコン層２１
７をエッチングし、そのエッチング断面を１００Å程度
酸化し、ベース電極上の窒化膜２０８〔図３（ｄ）参
照〕を除去し、全表面に２０００Å程度の酸化膜２２０
をＣＶＤで形成する。この後、熱処理により多結晶シリ
コン層２１７からの拡散で活性ベース２１１〔図３
（ｄ）参照〕中にエミッタ２１２を形成する。
リコン層２１７の表面の酸化膜と多結晶シリコン層２１
７をエッチングし、そのエッチング断面を１００Å程度
酸化し、ベース電極上の窒化膜２０８〔図３（ｄ）参
照〕を除去し、全表面に２０００Å程度の酸化膜２２０
をＣＶＤで形成する。この後、熱処理により多結晶シリ
コン層２１７からの拡散で活性ベース２１１〔図３
（ｄ）参照〕中にエミッタ２１２を形成する。
【０００８】次いで、エミッタ、ベース、コレクタの電
極上の酸化膜を選択的に除去した後、全面に白金を蒸着
し、熱処理を行なって多結晶シリコン層表面に白金シリ
サイド２１９を形成する。酸化膜上に未反応のまま残っ
た白金は王水によって除去する。この後、金属電極配線
２１３を形成する。以上のように、上記技術の製造方法
によれば、多結晶シリコン層の選択酸化領域にエミッタ
を形成し、その酸化領域に隣接する残存多結晶シリコン
層からの拡散により高濃度不活性ベースを形成するの
で、高濃度不活性ベースとエミッタとの間隔を著しく縮
小することができ、また、最小設計寸法よりも幅の狭い
エミッタを容易に形成することができる。更に、ベース
領域全体の幅は最小設計寸法の３倍で良いため、ベース
・コレクタ接合容量を低減することができる。更に、エ
ミッタ接合の殆どすべてが、低濃度の活性ベースとの接
合であり、エミッタ幅の縮小と俟まってエミッタ・ベー
ス接合容量も減少させることができる。
極上の酸化膜を選択的に除去した後、全面に白金を蒸着
し、熱処理を行なって多結晶シリコン層表面に白金シリ
サイド２１９を形成する。酸化膜上に未反応のまま残っ
た白金は王水によって除去する。この後、金属電極配線
２１３を形成する。以上のように、上記技術の製造方法
によれば、多結晶シリコン層の選択酸化領域にエミッタ
を形成し、その酸化領域に隣接する残存多結晶シリコン
層からの拡散により高濃度不活性ベースを形成するの
で、高濃度不活性ベースとエミッタとの間隔を著しく縮
小することができ、また、最小設計寸法よりも幅の狭い
エミッタを容易に形成することができる。更に、ベース
領域全体の幅は最小設計寸法の３倍で良いため、ベース
・コレクタ接合容量を低減することができる。更に、エ
ミッタ接合の殆どすべてが、低濃度の活性ベースとの接
合であり、エミッタ幅の縮小と俟まってエミッタ・ベー
ス接合容量も減少させることができる。
【０００９】また、最大接合深さを０．３μｍ以下にす
ることができるので、エピタキシャル層を１μｍ、又は
それ以下に薄膜化することができ、キャリアのコレクタ
空乏層走行時間を短縮することができる。更に、上述の
接合容量の減少により、コレクタ時定数、エミッタ時定
数が短縮し、これらにより利得帯域幅積を向上させるこ
とができる。
ることができるので、エピタキシャル層を１μｍ、又は
それ以下に薄膜化することができ、キャリアのコレクタ
空乏層走行時間を短縮することができる。更に、上述の
接合容量の減少により、コレクタ時定数、エミッタ時定
数が短縮し、これらにより利得帯域幅積を向上させるこ
とができる。
【００１０】また、上記のように、トランジスタのベー
ス抵抗、寄生容量を低減し、利得帯域幅積を向上させる
ことができるので、著しい高速化を達成することができ
るという特徴を有していた。
ス抵抗、寄生容量を低減し、利得帯域幅積を向上させる
ことができるので、著しい高速化を達成することができ
るという特徴を有していた。
【００１１】
【発明が解決しようとする課題】しかしながら、上記し
た従来のバイポーラ型半導体集積回路装置の製造方法で
は、エミッタ電極から引き出された金属配線が、不活性
ベースである多結晶シリコン層上を通る時、その金属配
線と多結晶シリコン層の間には薄い酸化膜が存在するだ
けであるので、比較的大きな寄生容量を持ち、素子の高
速化の障害となっているという問題点があった。
た従来のバイポーラ型半導体集積回路装置の製造方法で
は、エミッタ電極から引き出された金属配線が、不活性
ベースである多結晶シリコン層上を通る時、その金属配
線と多結晶シリコン層の間には薄い酸化膜が存在するだ
けであるので、比較的大きな寄生容量を持ち、素子の高
速化の障害となっているという問題点があった。
【００１２】本発明は、以上述べた寄生容量が大きいと
いう欠点を除去するため、電極多結晶シリコン層の分離
と同時に、金属配線・不活性ベース間の酸化膜を厚膜化
し、優れた素子性能を持つ半導体集積回路装置の製造方
法を提供することを目的とするものである。
いう欠点を除去するため、電極多結晶シリコン層の分離
と同時に、金属配線・不活性ベース間の酸化膜を厚膜化
し、優れた素子性能を持つ半導体集積回路装置の製造方
法を提供することを目的とするものである。
【００１３】
【課題を解決するための手段】本発明は、上記目的を達
成するために、一主面に第１導電型の島領域を有するシ
リコン基体に第１の多結晶シリコン層を堆積し、該多結
晶シリコン層の選択された表面に第１の窒化膜からなる
耐酸化性膜を形成する工程と、前記第１の多結晶シリコ
ン層を耐酸化性膜をマスクとして選択酸化し、前記第１
の島領域上に第１及び第２の多結晶シリコン酸化層領域
を形成する工程と、前記第１の島領域上の前記第１の多
結晶シリコン層中に、第２導電型不純物を導入し、拡散
により前記第１の島領域内に第２導電型の第１領域を形
成する工程と、前記第２の多結晶シリコン酸化層を選択
的に除去し、前記第１の島領域上の一部を露出する工程
と、該露出された前記第１の島領域に前記第１領域に延
在する第２導電型の第２領域を形成する工程と、前記第
２の多結晶シリコン酸化層除去領域の側壁部に絶縁膜を
形成する工程と、第２の多結晶シリコン層を全面に形成
し、前記第１領域上と前記第２領域上の前記第２の多結
晶シリコン層に第１導電型の不純物を導入する工程と、
前記第２の多結晶シリコン層を選択的に酸化することに
より、異なる導電型を有する第２の多結晶シリコン層を
分離する工程と、前記第２の多結晶シリコン層から第１
導電型不純物を前記第２領域中に拡散する工程とを施す
ようにしたものである。
成するために、一主面に第１導電型の島領域を有するシ
リコン基体に第１の多結晶シリコン層を堆積し、該多結
晶シリコン層の選択された表面に第１の窒化膜からなる
耐酸化性膜を形成する工程と、前記第１の多結晶シリコ
ン層を耐酸化性膜をマスクとして選択酸化し、前記第１
の島領域上に第１及び第２の多結晶シリコン酸化層領域
を形成する工程と、前記第１の島領域上の前記第１の多
結晶シリコン層中に、第２導電型不純物を導入し、拡散
により前記第１の島領域内に第２導電型の第１領域を形
成する工程と、前記第２の多結晶シリコン酸化層を選択
的に除去し、前記第１の島領域上の一部を露出する工程
と、該露出された前記第１の島領域に前記第１領域に延
在する第２導電型の第２領域を形成する工程と、前記第
２の多結晶シリコン酸化層除去領域の側壁部に絶縁膜を
形成する工程と、第２の多結晶シリコン層を全面に形成
し、前記第１領域上と前記第２領域上の前記第２の多結
晶シリコン層に第１導電型の不純物を導入する工程と、
前記第２の多結晶シリコン層を選択的に酸化することに
より、異なる導電型を有する第２の多結晶シリコン層を
分離する工程と、前記第２の多結晶シリコン層から第１
導電型不純物を前記第２領域中に拡散する工程とを施す
ようにしたものである。
【００１４】
【作用】本発明によれば、上記したように、多結晶シリ
コン層で形成された個々の電極を、その多結晶シリコン
層の熱酸化膜で分離して形成するようにしたので、電極
を通る金属配線とベース領域の間が厚い酸化膜となり、
寄生容量を減少することができる。
コン層で形成された個々の電極を、その多結晶シリコン
層の熱酸化膜で分離して形成するようにしたので、電極
を通る金属配線とベース領域の間が厚い酸化膜となり、
寄生容量を減少することができる。
【００１５】また、エミッタにより多結晶シリコン層の
電極を形成する従来技術の方法に比べ、急な段差がなく
なり、表面段差に起因する後の配線工程での不良発生を
低減するとができる。
電極を形成する従来技術の方法に比べ、急な段差がなく
なり、表面段差に起因する後の配線工程での不良発生を
低減するとができる。
【００１６】
【実施例】以下、本発明の実施例について図を参照しな
がら詳細に説明する。図１及び図２は本発明の一実施例
を示す半導体集積回路装置の製造工程断面図である。以
下、その製造工程を順次説明する。
がら詳細に説明する。図１及び図２は本発明の一実施例
を示す半導体集積回路装置の製造工程断面図である。以
下、その製造工程を順次説明する。
【００１７】（１）まず、図１（ａ）は、素子分離後約
３０００Åの多結晶シリコン層を形成し、表面を２００
Å程度酸化（図示せず）した後、１０００〜２０００Å
の窒化膜をベース電極及びコレクタ電極を形成する部分
に選択的に形成した状態を示している。ここで、１０１
はＰ- 型シリコン基板、１０２はシリコン基板１０１上
に形成されたＮ+ 型埋め込み拡散層、１０３は埋め込み
拡散層１０２上に形成されたＮ- 型エピタキシャル層、
１０４はシリコン基板１０１及び埋め込み拡散層１０２
上に形成した素子分離酸化膜、１０５は溝型分離を行な
う酸化膜と多結晶シリコン層で充填された深溝、１０７
はエピタキシャル層１０３及び素子分離酸化膜１０４上
に形成した多結晶シリコン層、１０８は多結晶シリコン
層１０７上に形成した窒化膜である。
３０００Åの多結晶シリコン層を形成し、表面を２００
Å程度酸化（図示せず）した後、１０００〜２０００Å
の窒化膜をベース電極及びコレクタ電極を形成する部分
に選択的に形成した状態を示している。ここで、１０１
はＰ- 型シリコン基板、１０２はシリコン基板１０１上
に形成されたＮ+ 型埋め込み拡散層、１０３は埋め込み
拡散層１０２上に形成されたＮ- 型エピタキシャル層、
１０４はシリコン基板１０１及び埋め込み拡散層１０２
上に形成した素子分離酸化膜、１０５は溝型分離を行な
う酸化膜と多結晶シリコン層で充填された深溝、１０７
はエピタキシャル層１０３及び素子分離酸化膜１０４上
に形成した多結晶シリコン層、１０８は多結晶シリコン
層１０７上に形成した窒化膜である。
【００１８】（２）次に、図１（ｂ）に示すように、多
結晶シリコン層１０７を選択酸化し、多結晶シリコン層
１０７ａ，１０７ｃ，１０７ｅを形成する。１０９は多
結晶シリコン層１０７の酸化膜である。 （３）次に、図１（ｃ）に示すように、コレクタ電極上
とベース電極上の一部の窒化膜１０８〔図１（ｂ）参
照〕を選択的に除去し、コレクタ電極多結晶シリコン層
１０７ｅのみに燐をイオン注入し、熱処理を行なって、
コレクタ抵抗低減用Ｎ+ 型領域１０６を形成する。その
後、ベース電極多結晶シリコン層１０７ａ，１０７ｃに
窒化膜を介して、ボロンを１〜５Ｅ１５ｃｍ-2程度イオ
ン注入を行ない、９００℃程度の温度でアニールを行な
って、ベース電極多結晶シリコン層１０７ａ，１０７ｃ
中のボロン濃度を均一化する。
結晶シリコン層１０７を選択酸化し、多結晶シリコン層
１０７ａ，１０７ｃ，１０７ｅを形成する。１０９は多
結晶シリコン層１０７の酸化膜である。 （３）次に、図１（ｃ）に示すように、コレクタ電極上
とベース電極上の一部の窒化膜１０８〔図１（ｂ）参
照〕を選択的に除去し、コレクタ電極多結晶シリコン層
１０７ｅのみに燐をイオン注入し、熱処理を行なって、
コレクタ抵抗低減用Ｎ+ 型領域１０６を形成する。その
後、ベース電極多結晶シリコン層１０７ａ，１０７ｃに
窒化膜を介して、ボロンを１〜５Ｅ１５ｃｍ-2程度イオ
ン注入を行ない、９００℃程度の温度でアニールを行な
って、ベース電極多結晶シリコン層１０７ａ，１０７ｃ
中のボロン濃度を均一化する。
【００１９】次いで、多結晶シリコン酸化層１０９のエ
ミッタ形成領域１０９ｂを選択的に除去し、内壁を酸化
して２００Å程度の内壁酸化膜１１４を形成する。更
に、多結晶シリコン層１０７ａ，１０７ｃからの拡散に
よりＰ+ 型の不活性ベース１１０が形成される。 （４）次に、ＢＦ2 を１〜５Ｅ１３ｃｍ-2程度イオン注
入して活性ベース１１１を形成した後、全面に１０００
Å程度のＣＶＤ酸化膜１１５と、２０００Å程度の多結
晶シリコン層１１６をＣＶＤで形成する。次に、反応性
イオンエッチングを用いて、多結晶シリコン層１１６を
エッチングし、更に、酸化膜１１４，１１５のエッチン
グを行ない、図２（ａ）のようにエミッタの開口を行な
う。
ミッタ形成領域１０９ｂを選択的に除去し、内壁を酸化
して２００Å程度の内壁酸化膜１１４を形成する。更
に、多結晶シリコン層１０７ａ，１０７ｃからの拡散に
よりＰ+ 型の不活性ベース１１０が形成される。 （４）次に、ＢＦ2 を１〜５Ｅ１３ｃｍ-2程度イオン注
入して活性ベース１１１を形成した後、全面に１０００
Å程度のＣＶＤ酸化膜１１５と、２０００Å程度の多結
晶シリコン層１１６をＣＶＤで形成する。次に、反応性
イオンエッチングを用いて、多結晶シリコン層１１６を
エッチングし、更に、酸化膜１１４，１１５のエッチン
グを行ない、図２（ａ）のようにエミッタの開口を行な
う。
【００２０】また、多結晶シリコン層１１６とＣＶＤ酸
化膜１１５は側壁のみに残り、窒化膜１０８の開口部よ
りも狭いエミッタがセルフアラインで開口され、同時に
コレクタ電極多結晶シリコン層１０７ｅが露出する。次
に、全面に３０００Å程度の多結晶シリコン層１１７を
堆積し、表面を１００Å程度酸化し、ＣＶＤにより、１
０００Å程度の窒化膜１１８を全面に生成した後、エミ
ッタ電極に砒素を、ベース電極にボロンをイオン注入す
る。
化膜１１５は側壁のみに残り、窒化膜１０８の開口部よ
りも狭いエミッタがセルフアラインで開口され、同時に
コレクタ電極多結晶シリコン層１０７ｅが露出する。次
に、全面に３０００Å程度の多結晶シリコン層１１７を
堆積し、表面を１００Å程度酸化し、ＣＶＤにより、１
０００Å程度の窒化膜１１８を全面に生成した後、エミ
ッタ電極に砒素を、ベース電極にボロンをイオン注入す
る。
【００２１】（５）次に、図２（ｂ）に示すように、電
極以外の部分の窒化膜１１８〔図２（ａ）参照〕を選択
的に除去し、その窒化膜１１８を除去した部分の多結晶
シリコン層１１７を低温で選択的に酸化し、酸化膜１２
０を形成する。この後、熱処理により多結晶シリコン層
１１７からの拡散で活性ベース１１１〔図２（ａ）参
照〕中にエミッタ１１２を形成する。
極以外の部分の窒化膜１１８〔図２（ａ）参照〕を選択
的に除去し、その窒化膜１１８を除去した部分の多結晶
シリコン層１１７を低温で選択的に酸化し、酸化膜１２
０を形成する。この後、熱処理により多結晶シリコン層
１１７からの拡散で活性ベース１１１〔図２（ａ）参
照〕中にエミッタ１１２を形成する。
【００２２】次に、エミッタ、ベース、コレクタの電極
上の窒化膜、酸化膜を選択的に除去した後、全面に白金
を蒸着し、熱処理を行なって、多結晶シリコン層表面に
白金シリサイド１１９を形成する。酸化膜上に未反応の
まま残った白金は、王水によって除去する。この後、金
属電極配線１１３の形成を行なう。なお、本発明は上記
実施例に限定されるものではなく、本発明の趣旨に基づ
き種々の変形が可能であり、それらを本発明の範囲から
排除するものではない。
上の窒化膜、酸化膜を選択的に除去した後、全面に白金
を蒸着し、熱処理を行なって、多結晶シリコン層表面に
白金シリサイド１１９を形成する。酸化膜上に未反応の
まま残った白金は、王水によって除去する。この後、金
属電極配線１１３の形成を行なう。なお、本発明は上記
実施例に限定されるものではなく、本発明の趣旨に基づ
き種々の変形が可能であり、それらを本発明の範囲から
排除するものではない。
【００２３】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、多結晶シリコン層で形成された個々の電極を、
その多結晶シリコン層の熱酸化膜で分離するようにした
ので、電極を通る金属配線とベース領域の間が厚い酸化
膜となり、寄生容量を減少することが可能となる。
よれば、多結晶シリコン層で形成された個々の電極を、
その多結晶シリコン層の熱酸化膜で分離するようにした
ので、電極を通る金属配線とベース領域の間が厚い酸化
膜となり、寄生容量を減少することが可能となる。
【００２４】また、エッチングにより多結晶シリコン層
の電極を形成する従来技術の方法に比べ、急な段差がな
くなり、表面段差に起因する後の配線工程での不良発生
を低減するとができる。したがって、優れた素子性能を
持つ高速高集積半導体集積回路装置を得ることができ
る。
の電極を形成する従来技術の方法に比べ、急な段差がな
くなり、表面段差に起因する後の配線工程での不良発生
を低減するとができる。したがって、優れた素子性能を
持つ高速高集積半導体集積回路装置を得ることができ
る。
【図１】本発明の実施例の一実施例を示す半導体集積回
路装置の製造工程断面図（その１）である。
路装置の製造工程断面図（その１）である。
【図２】本発明の実施例の一実施例を示す半導体集積回
路装置の製造工程断面図（その２）である。
路装置の製造工程断面図（その２）である。
【図３】従来のバイポーラ型半導体集積回路装置の製造
工程断面図である。
工程断面図である。
１０１ Ｐ型シリコン基板 １０２ Ｎ+ 型埋め込み拡散層 １０３ Ｎ- 型エピタキシャル層 １０４ 素子分離酸化膜 １０５ 深溝 １０６ コレクタ抵抗低減用Ｎ+ 型領域 １０７，１１６，１１７ 多結晶シリコン層 １０７ａ，１０７ｃ ベース電極多結晶シリコン層 １０７ｅ コレクタ電極多結晶シリコン層 １０８，１１８ 窒化膜 １０９ 多結晶シリコンの酸化膜 １０９ｂ エミッタ形成領域 １１０ Ｐ+ 型の不活性ベース １１１ 活性ベース １１２ エミッタ １１３ 金属電極配線 １１４ 内壁酸化膜 １１５ ＣＶＤ酸化膜 １１９ 白金シリサイド １２０ 酸化膜
Claims (2)
- 【請求項１】（ａ）一主面に第１導電型の第１の島領域
を有するシリコン基体に第１の多結晶シリコン層を堆積
し、該多結晶シリコン層の選択された表面に第１の窒化
膜からなる耐酸化性膜を形成する工程と、（ｂ）前記第
１の多結晶シリコン層を耐酸化性膜をマスクとして選択
酸化し、前記第１の島領域上に第１及び第２の多結晶シ
リコン酸化層領域を形成する工程と、（ｃ）前記第１の
島領域上の前記第１の多結晶シリコン層中に、第２導電
型不純物を導入し、拡散により前記第１の島領域内に第
２導電型の第１領域を形成する工程と、（ｄ）前記第２
の多結晶シリコン酸化層を選択的に除去し、前記第１の
島領域上の一部を露出する工程と、（ｅ）該露出された
前記第１の島領域に、前記第１領域に延在する第２導電
型の第２領域を形成する工程と、（ｆ）前記第２の多結
晶シリコン酸化層除去領域の側壁部に絶縁膜を形成する
工程と、（ｇ）第２の多結晶シリコン層を全面に形成
し、前記第１領域上と前記第２領域上の前記第２の多結
晶シリコン層に第１導電型の不純物を導入する工程と、
（ｈ）前記第２の多結晶シリコン層を選択的に酸化する
ことにより、異なる導電型を有する第２の多結晶シリコ
ン層を分離する工程と、（ｉ）前記第２の多結晶シリコ
ン層から第１導電型不純物を前記第２領域中に拡散する
工程とを施すことを特徴とする半導体集積回路装置の製
造方法。 - 【請求項２】 前記第１導電型をＮ型、前記第２導電型
をＰ型、第１導電型不純物を砒素、第２導電型不純物を
ホウ素、またはホウ素を含む化合物としたことを特徴と
する請求項１項記載の半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12653092A JPH05326689A (ja) | 1992-05-20 | 1992-05-20 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12653092A JPH05326689A (ja) | 1992-05-20 | 1992-05-20 | 半導体集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05326689A true JPH05326689A (ja) | 1993-12-10 |
Family
ID=14937488
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12653092A Withdrawn JPH05326689A (ja) | 1992-05-20 | 1992-05-20 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05326689A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4810663A (en) * | 1981-12-07 | 1989-03-07 | Massachusetts Institute Of Technology | Method of forming conductive path by low power laser pulse |
-
1992
- 1992-05-20 JP JP12653092A patent/JPH05326689A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4810663A (en) * | 1981-12-07 | 1989-03-07 | Massachusetts Institute Of Technology | Method of forming conductive path by low power laser pulse |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990803 |