JP2918248B2

JP2918248B2 - 半導体集積回路装置の製造方法

Info

Publication number: JP2918248B2
Application number: JP21726789A
Authority: JP
Inventors: 和夫山口
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1989-08-25
Filing date: 1989-08-25
Publication date: 1999-07-12
Anticipated expiration: 2014-07-12
Also published as: JPH0382036A

Description

【発明の詳細な説明】（産業上の利用分野）この発明は、素子面積を縮小でき、かつ低消費電力で
高速動作が可能なバイポーラ型半導体素子を製造できる
ようにした半導体集積回路装置の製造方法に関するもの
である。

（従来の技術）半導体集積回路装置の用途として、特に高速動作性を
必要とする分野では、一般にECL/CML系のバイポーラ型
半導体集積回路装置が用いられている。ECL/CML系回路
においては、消費電力，論理振幅を一定とした場合、回
路を構成する素子，配線の寄生容量およびトランジスタ
のベース抵抗，利得帯域幅積によって動作速度が決定さ
れる。

このうち、寄生容量の低減には、特に動作速度への寄
与が大きいトランジスタのベース・コレクタ間の接合容
量を低減することが必要であり、このためには、多結晶
シリコンを用いてベース電極を素子領域の外部に引き出
し、ベース面積を縮小することが有効である。

また、多結晶シリコン抵抗および金属配線を厚い分離
酸化膜上に形成して、これらの寄生容量を低減する方法
が一般に採用されている。

一方、ベース抵抗の低減には、不活性ベース層を抵抗
抗化して、可能な限りエミッタに近接させるとともに、
エミッタを細くしてエミッタ直下の活性ベース層の抵抗
を減少させることが必要である。

また、利得帯域幅積の向上には、エミッタおよびベー
ス接合を浅接合化するとともに、コレクタのエピタキシ
ャル層を薄くすることが有効である。

これらの事項を実現することを目的として提案された
従来技術として、特願昭62−095358号明細書に記載され
た製造方法を説明する。

第３図（Ａ）〜第３図（Ｆ）は上記従来の半導体集積
回路装置の製造方法の工程断面図である。また、第４図
（ａ）〜第４図（ｆ）は第３図（ｃ）〜第３図（ｆ）の
工程を詳細に説明するためのベースおよびエミッタ領域
周辺の拡大図である。なお、第３図では、図面が煩雑に
なるのを避けるため、一部の膜が省略されている。

第３図（Ａ）は素子分離後約3000Åの多結晶シリコン
を形成し、表面を200Å程度酸化（図示せず）したの
ち、1000〜2000Åの窒化膜をベース電極およびコレクタ
電極を形成する部分に選択的に形成した状態を示し、20
1はP^-型シリコン基板、202はシリコン基板201上に形成
されたN⁺型埋込拡散層、203は埋込拡散層202上に形成さ
れたN^-型エピタキシャル層、204シリコン基板201および
埋込拡散層202上に形成した素子分離酸化膜、206はエピ
タキシャル層203および素子分離酸化膜204上に形成した
多結晶シリコン、207は多結晶シリコン206上に形成した
窒化膜である。

次に、第３図（Ｂ）に示すように、多結晶シリコン20
6を選択酸化し、ベース電極多結晶シリコン206a,206c、
コレクタ電極多結晶シリコン206dを形成する。209は多
結晶シリコン206の酸化膜、209bはエミッタ形成領域で
ある。

次に、第３図（Ｃ）に示すように、コレクタ電極上の
窒化膜207を選択的に除去し、コレクタ電極多結晶シリ
コン206dに燐をイオン注入し、熱処理を行って、エピタ
キシャル層203にコレクタ抵抗低減用N⁺型領域205を形成
する。

その後、ベース電極多結晶シリコン206a,206cに窒化
膜207を介して硼素を１〜５×10¹⁵cm^-2程度のイオン注
入を行い、900℃程度の温度でアニールを行って、ベー
ス電極多結晶シリコン206a,206c中の硼素濃度を均一化
する。

次いで、多結晶シリコン酸化膜209のエミッタ形成領
域209dを選択的に除去し、内壁を酸化して、200Å程度
の内壁酸化膜214を形成する。

さらに、ベース電極多結晶シリコン206a,206cからの
拡散により、P⁺型の不活性ベース210が形成される。こ
の状態を第３図（Ｃ）および第４図（ａ）に示す。

次に、第３図（Ｄ）および第４図（ｂ）に示すよう
に、BF₂を１〜５×10¹³cm^-2程度イオン注入して活性ベ
ース211を形成した後、全面に1000Å程度の酸化膜215と
2000Å程度の多結晶シリコン216をCVDで形成する。な
お、第３図（Ｄ）では、CVDによるCVD酸化膜215は省略
されている。

次に、反応性イオンエッチングを用いて、多結晶シリ
コン216をエッチングし、さらに内壁酸化膜214、CVD酸
化膜215のエッチングを行い、第３図（Ｅ），第４図
（Ｃ）のようにエミッタの開口を行う。

多結晶シリコン216とCVD酸化膜215は第４図（Ｃ）の
ように側壁のみに残り、窒化膜207の開口部よりも狭い
エミッタがセルフアラインで開口される。

また、同時に第３図（Ｅ）のように、コレクタ電極多
結晶シリコン206dが露出する。

次に、第４図（ｄ）に示すように、全面に3000Å程度
の多結晶シリコン217を堆積し、表面を200Å程度酸化し
た後、砒素を10¹⁶cm^-2程度イオン注入する。

次に、第４図（ｅ）に示すように、酸化膜218,多結晶
シリコン217,窒化膜207をエッチングし、熱処理により
多結晶シリコン217からの拡散で活性ベース211中にエミ
ッタ212を形成する。

次に、ベース電極多結晶シリコン206a,206b、多結晶
シリコン217の表面の薄い酸化膜を除去後、第４図
（ｆ）に示すように、白金を蒸着し、熱処理を行って、
多結晶シリコン表面に白金シリサイド219を形成する。

抵抗上など、シリサイド化しない部分には、上記薄い
酸化膜を残しておく。酸化膜上に未反応のまま残った白
金は王水によって除去する。その後、全面にCVD酸化膜2
20を堆積する。

最後に、第３図（Ｆ）のようにコンタクトホールを開
口し、金属電極配線213の形成を行う。

以上のように、上記従来の製造方法によれば、多結晶
シリコンの選択酸化領域にエミッタを形成し、この選択
酸化領域に隣接する残存多結晶シリコンからの拡散によ
り高濃度不活性ベースを形成するので、高濃度不活性ベ
ースとエミッタとの間隔を著しく縮小することができ
る。

また、最小設計寸法よりも幅の狭いエミッタを容易に
形成することができ、さらにベース電極を素子領域の外
部に引き出す多結晶シリコンの表面は、エミッタの近傍
までシリサイド化により低抵抗化されているため、ベー
ス抵抗が著しく低減される。

また、ベース領域全体の幅は最小設計寸法の３倍でよ
いため、ベース・コレクタ接合容量を低減することがで
きるとともに、エミッタ接合の殆どすべてが低濃度の活
性ベースとの接合であり、エミッタ幅の縮小と相まって
エミッタ・ベース接合容量も減少される。

さらに、最大接合深さを0.3μｍ以下にすることがで
きるので、エピタキシャル層を１μｍまたはそれ以下に
薄膜化することができ、キャリアのコレクタ空乏層走行
時間が短縮する。

また、上述の接合容量の減少により、コレクタ時定
数、エミッタ時定数が短縮し、これらにより、利得帯域
幅積を向上させることができるとともに、上記のように
トランジスタのベース抵抗，寄生容量を低減し、利得帯
域幅積を向上させることができるので、著しい高速化を
達成することができるという特徴を有していた。

（発明が解決しようとする課題）しかしながら、上記構成の装置では、窒化膜207のパ
ターンと素子分離酸化膜204で囲まれたエピタキシャル
島領域となるエピタキシャル層203とが、自己整合化さ
れていないため、窒化膜207のパターン形成において
は、マスク合せ余裕を確保できるよう、エピタキシャル
島領域を素子の動作上必要とする以上に、大きく形成し
ておく必要があった。

したがって、上記の製造方法では、素子面積の縮小に
限界があり、特にコレクタ−基板間の容量C_TSを充分に
低減させることは不可能で、高速化を達成する大きな妨
げとなっていた。

また、素子面積縮小への限界が存在することは、高集
積化への障壁であり、チップサイズの縮小に限界を与え
ることとなり、ウェハからのチップの収率を低下させ、
コストダウンできないという問題点を発生させていた。

この発明は、前記従来技術がもっている問題点のう
ち、素子動作の高速化達成を阻害する点と、チップサイ
ズの縮小化に限界がある点と、コストダウンできない点
について解決した半導体集積回路装置の製造方法を提供
するものである。

（課題を解決するための手段）この発明は前記問題点を解決するために、半導体集積
回路装置の製造方法において、半導体基体の一主面上に
パターン化された硅素化合物を利用して素子分離領域を
形成する工程と、硅素化合物の側壁に第１導電型不純物
を含有する第１の硅素を被着させるとともに導電型不純
物を有しない第２の硅素を被着させて第１の硅素から第
１導電型不純物を拡散させた後、第１導電型不純物の拡
散していない領域を除去することにより第２の硅素の残
留領域を形成する工程と、硅素化合物を除去した後、第
３の硅素を第２の硅素の残留領域に被着させて第２の硅
素の側壁部に残留させ、かつ、他の領域を除去する工程
と、熱処理を施すことにより、第１ないし第３の硅素よ
り半導体基体へ第１導電型不純物を拡散させ、半導体基
体に不活性ベース領域を形成する工程と、第２導電型不
純物を含有する第４の硅素を被着させるとともに、熱処
理により半導体基体へ第２導電型不純物を拡散させてエ
ミッタを形成する工程とを導入したものである。

（作用）この発明によれば、半導体集積回路装置の製造方法に
おいて、以上のような工程を導入したので、半導体基体
に素子分離酸化膜の形成後、硅素化合物の側壁部のみに
残存するように第１導電型不純物を含有する第１硅素を
被着させて、導電型不純物を有しない第２の硅素を被着
させて、第１の硅素から第１導電型不純物を拡散させた
後、第１導電型不純物の拡散していない領域を除去する
ことにより第２の硅素の残留領域を形成し、硅素化合物
を除去して第３の硅素を生成して、第１導電型不純物を
含有する硅素の側壁部を残存させる。

この状態で熱処理を施すことにより、第１〜第３の硅
素より、半導体基体〜第１導電型不純物が拡散され、半
導体基体に不活性ベース領域が形成され、さらに第２導
電型不純物を含有する第４硅素を被着させて熱処理を施
すことにより、半導体基体に第２導電型不純物が拡散さ
れ、エミッタ領域が半導体基体に形成され、したがっ
て、前記問題点を除去できる。

（実施例）以下、この発明の半導体集積回路装置の製造方法の実
施例について図面に基づき説明する。

第１図（Ａ）〜第１図（Ｌ）はその一実施例を示す工
程断面図である。また、第２図（ａ）〜第２図（ｌ）
は、第１図（Ａ）〜第１図（Ｌ）の工程を詳細に説明す
るためのベースおよびエミッタ領域周辺を拡大した工程
断面図である。

まず、第１図（Ａ），第２図（ａ）に示すように、P^-
型シリコン基板101にN⁺型埋込拡散層102を選択的に形成
し、N^-型エピタキシャル層103を成長させ、N^-型エピタ
キシャル層103表面に約1000Åの第１の酸化膜104を形成
する。

次いで、この第１の酸化膜104の上にCVD法により、約
2000Åの第１の窒化膜105および約3000Åの第２の酸化
膜106を順次形成し、公知のリソグラフィ技術を用い、
所定の領域に第１の酸化膜104/窒化膜105/第２の酸化膜
106の積層膜を残留させる。

この積層膜以外の他の領域は除去した後、積層膜が除
去された領域のN^-型エピタキシャル層103を約5000Åエ
ッチングした後、全面に約2000Åの第２の窒化膜を形成
し、異方性エッチングにより、積層膜の側壁とN^-型エピ
タキシャル層103に形成された溝の側壁に第２の窒化膜
を残存形成する。

その後、公知の高圧酸化法を用い、約１μｍの厚さの
素子分離酸化膜123を形成する。

次に、第１図（Ｂ），第２図（ｂ）に示すように、硼
素を約10¹⁹個/cm³含有した第１の多結晶シリコン107
を、CVD法により約5000Åの厚さで生成する。

次に、反応性イオンエッチング（以下、RIEと呼ぶ）
を用い、第１図（Ｃ），第２図（ｃ）に示すように、窒
化膜105/第２の酸化膜106の積層膜のサイドウォール部
に第１の多結晶シリコン107を残し、他の領域の多結晶
シリコン107を除去する。

次に、弗酸系のエッチャントを用い、第２の酸化膜10
6を除去した後、第１図（Ｄ），第２図（ｄ）に示すよ
うに、CVD法により約3000Åの第２の多結晶シリコン108
を導電型不純物を有しない第２の硅素子として生成す
る。

次に、第１図（Ｅ），第２図（ｅ）に示すように、公
知のレジスト技術を用い、フィールド領域，ベース領域
およびコレクタ領域上にレジスト109a,109b,109cをパタ
ーニングする。このときのマスク合せ精度は、それほど
厳密なものを必要としない。

その後、イオン注入法により、硼素を１〜５×10¹⁵io
ns/cm²程度注入し、レジスト109a,109b,109cを剥離後、
900℃程度の温度でアニールを行い、第２の多結晶シリ
コン108の注入された硼素濃度を均一にするとともに、
硼素を含有している第１の多結晶シリコン107から、硼
素を第２の多結晶シリコン108へ拡散させる。

次に、水酸化カリウム，水，イソプロピルアルコール
を混合したエッチャントを用い、第２の多結晶シリコン
108をエッチングすると、第１図（Ｆ），第２図（ｆ）
に示すように、硼素を含有していない第２の多結晶シリ
コン108のみ除去され、第１の硼素含有多結晶シリコン1
10が残留する。エッチング条件としては、たとえば、水
酸化カリウムと水とイソプロピルアルコールの重量比
が、20:70:10で、液温約80℃のとき、3000〜5000Å／分
のエッチング速度が得られる。

次に、第１図（Ｇ），第２図（ｇ）に示すように、窒
化膜105および第１の酸化膜104を、等方性プラズマエッ
チングで除去し、減圧CVD法で第３の硅素としての第３
の多結晶シリコン111を、約3000Å生成させる。

次に、RIEを用い、第３の多結晶シリコン111を異方性
エッチングすると、第１図（Ｈ），第２図（ｈ）に示す
ように、第１の硼素含有多結晶シリコン110のサイドウ
ォール部に第３の多結晶シリコン111が残留する。

次に、酸素雰囲気で、900℃程度のアニールを行うこ
とにより、第１図（Ｉ），第２図（ｉ）に示すように、
第１の硼素含有多結晶シリコン110から第３の多結晶シ
リコン111を通し、硼素を基板へ拡散させ、不活性ベー
ス領域113を形成させる。

また、第３の多結晶シリコン111には、硼素が均一に
拡散し、第２の硼素含有多結晶シリコン112となる。

次いで、酸素雰囲気で第３の酸化膜115aを形成する
と、硼素含有多結晶シリコン上は厚く形成され、単結晶
上は薄く形成されるため、この膜厚差利用し、イオン注
入法で１〜５×10¹³ions/cm²の硼素を打ち込み、800℃
程度でアニールし、活性ベース領域114を形成する。

また、イオン注入を行うとき、第３の酸化膜115bに
は、レジストパターンを形成し、その直下の単結晶シリ
コンへは、硼素がイオン注入されないようにするのが好
ましい。

次に、第１図（Ｊ），第２図（ｊ）に示すように、第
４の酸化膜116をCVD法で約2000Å形成し、RIEを用いる
ことにより、第３の酸化膜115aのサイドウォール116を
形成する。このとき、第３の酸化膜115aの膜厚差を利用
し、活性ベース領域114の単結晶表面を露出させる。

その後、CVD法により、約3000Åの第４の硅素として
の第４の多結晶シリコン117を被着させ、約200Åの第５
の酸化膜118aを熱酸化により形成した後、１×10¹⁶ions
/cm²程度の砒素をイオン注入する。

次に、第１図（Ｋ），第２図（ｋ）に示すように、公
知のリソグラフィ技術を利用して、第５の酸化膜118aと
第４の多結晶シリコン117を部分的に除去することによ
り、活性ベース領域114およびコレクタ領域119上に第４
の多結晶シリコン117を残留させる。

第４の多結晶シリコン117の側面に約200Åの第５の酸
化膜118bを熱酸化により形成した後、熱拡散により、活
性ベース領域114へエミッタ120を形成する。これと同時
にコレクタ領域119のN⁺拡散層も形成される。

最後に、第１図（Ｌ），第２図（ｌ）から理解される
ように、第２の硼素含有多結晶シリコン112,第４の多結
晶シリコン117の表面の酸化膜を除去後、白金を蒸着
し、熱処理を行って多結晶シリコン表面に白金シリサイ
ド121を形成する。

抵抗上などで、シリサイド化を要しない部分には、酸
化膜を残しておくことで、白金とシリコンの反応を防止
させ、王水によって白金を除去する。そして、アルミニ
ウムなどの金属配線122を形成させ、この発明の製造工
程が完了する。

すなわち、この実施例を要約すると、素子分離酸化膜
12の形成に用いた窒化膜を除去せず、半導体基体全面に
硼素を含有させた第１の多結晶シリコン107を生成さ
せ、しかる後、異方性エッチングにより、窒化膜105の
サイドウォールとして、第１の多結晶シリコン107を残
留させ、さらに半導体基体全面に第２の多結晶シリコン
108を生成した後、硼素を選択的にイオン注入し、水酸
化カリウム，イソプロピルアルコールおよび水を混合し
たエッチャントで、硼素を含有していない第２の多結晶
シリコン108をエッチング除去し、その後窒化膜105と、
窒化膜105の直下の第１の酸化膜104を除去し、第３の多
結晶シリコン111を生成させ、異方性エッチングにより
一部を残して除去し、熱酸化により多結晶シリコンとN^-
型エピタキシャル層103に酸化膜115aを形成させ、硼素
のイオン注入と多結晶シリコンを拡散源として熱処理に
より、活性ベース領域14と不活性ベース領域13を単結晶
シリコンに形成し、その後、多結晶シリコンを基板全面
に生成させ、酸化の後、砒素をイオン注入し、パターン
形成後拡散を行い、エミッタを形成させ、多結晶シリコ
ンの一部を白金シリサイド化し、金属配線を形成するよ
うにしたものである。

（発明の効果）以上、詳細に説明したように、この発明によれば、半
導体基体の一主面上にパターン化した硅素化合物を利用
して素子分離領域の形成後、硅素化合物の側壁部に第１
導電型不純物を含む第１の硅素を被着させ、導電型不純
物を有しない第２の硅素を被着させて第１の硅素から第
１導電型不純物を拡散させた後、第１導電型不純物の拡
散していない領域を除去することにより第２の硅素の残
留領域を形成し、硅素化合物を除去して第３の硅素を第
２の硅素の側壁部に残留させた状態で、第１〜第３の硅
素より半導体基体へ第１導電型不純物を拡散させ、不活
性ベース領域を形成するとともに、第２導電型半導体不
純物を有する第４硅素を被着させ、熱処理により第２導
電型不純物の拡散によりエミッタを形成するようにした
ので、素子分離酸化膜に対し、不活性ベース，活性ベー
スおよびエミッタを自己整合して形成できる。

これにともない、従来例と同一設計基準のもとにおい
ても、バイポーラ素子面積を大幅に縮小することが可能
となり、コレクタ−基板間の接合容量C_TSおよびベース
・コレクタ間の接合容量C_TCを低減できる。

したがって、接合容量C_TSおよびC_TCの低減は、従来例
に較べ、バイポーラ型半導体集積回路装置の低消費電力
化，高速化に対し、その寄与するところが大である。

さらに、素子面積の縮小は、チップサイズを縮小さ
せ、ウェハからのチップの収率を上昇させ、大幅なコス
トダウンが期待できる。

【図面の簡単な説明】

第１図（Ａ）ないし第１図（Ｌ）はこの発明の半導体集
積回路装置の製造方法の一実施例の工程断面図、第２図
（ａ）ないし第２図（ｌ）は第１図（Ａ）ないし第１図
（Ｌ）の工程を詳細に説明するためのベースおよびエミ
ッタ領域周辺を拡大した工程断面図、第３図（Ａ）ない
し第３図（Ｆ）は従来の半導体集積回路装置の製造方法
の工程断面図、第４図（ａ）ないし第４図（ｆ）は第３
図（Ａ）ないし第３図（Ｆ）の工程を詳細に説明するた
めのベースおよびエミッタ領域周辺を拡大した工程断面
図である。 101……P^-型シリコン基板、102……N⁺型埋込拡散層、10
3……N^-型エピタキシャル層、104……第１の酸化膜、10
5……窒化膜、106……第２の酸化膜、107……第１の多
結晶シリコン、108……第２の多結晶シリコン、110……
第１の硼素含有多結晶シリコン、111……第３の多結晶
シリコン、112……第２の硼素含有多結晶シリコン、113
……不活性ベース領域、114……活性ベース領域、119…
…コレクタ領域、121……白金シリサイド、123……素子
分離化膜。

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) H01L 21/328 H01L 21/33 - 21/331 H01L 29/68 - 29/739 H01L 21/28 - 21/288 H01L 21/44 - 21/445 H01L 29/40 - 29/51 H01L 29/872 H01L 21/334 - 21/336 H01L 29/78 H01L 29/78 301

Claims

(57)【特許請求の範囲】

【請求項１】（ａ）半導体基体の一主面上に、パターン
化された硅素化合物を利用して、素子分離領域を形成す
る工程と、（ｂ）上記硅素化合物の側壁部に、第１導電型不純物を
含有する第１の硅素を被着形成させる工程と、（ｃ）導電型不純物を有しない第２の硅素を上記半導体
基体上に被着させ、上記第１の硅素から第１導電型不純
物を拡散させた後、該第１導電型不純物の拡散していな
い領域を除去することにより上記第２の硅素の残留領域
を形成する工程と、（ｄ）上記硅素化合物を除去した後、第３の硅素を上記
第２の硅素の残留領域に被着させて上記第２の硅素の側
壁部に残留させ、かつ、他の領域を除去する工程と、（ｅ）熱処理を施すことにより、上記第１ないし第３の
硅素より上記半導体基体へ第１導電型不純物を拡散さ
せ、上記半導体基体に不活性ベース領域を形成する工程
と、（ｆ）第２導電型不純物を含有する第４の硅素を被着さ
せるとともに、熱処理により上記半導体基体へ第２導電
型不純物を拡散させてエミッタを形成する工程と、よりなる半導体集積回路装置の製造方法。