JPH04283937A - 自己整合エピタキシャル・ベース・トランジスタの製造方法 - Google Patents
自己整合エピタキシャル・ベース・トランジスタの製造方法Info
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- JPH04283937A JPH04283937A JP3303863A JP30386391A JPH04283937A JP H04283937 A JPH04283937 A JP H04283937A JP 3303863 A JP3303863 A JP 3303863A JP 30386391 A JP30386391 A JP 30386391A JP H04283937 A JPH04283937 A JP H04283937A
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 8
- 238000000407 epitaxy Methods 0.000 claims abstract description 12
- 238000000034 method Methods 0.000 claims description 54
- 239000004065 semiconductor Substances 0.000 claims description 26
- 238000000151 deposition Methods 0.000 claims description 23
- 150000004767 nitrides Chemical class 0.000 claims description 15
- 238000002955 isolation Methods 0.000 claims description 11
- 239000002019 doping agent Substances 0.000 claims description 10
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 8
- 229910052710 silicon Inorganic materials 0.000 claims description 8
- 239000010703 silicon Substances 0.000 claims description 8
- 230000008021 deposition Effects 0.000 claims description 7
- 238000001020 plasma etching Methods 0.000 claims description 7
- 239000000758 substrate Substances 0.000 claims description 7
- 238000000137 annealing Methods 0.000 claims description 6
- 239000011810 insulating material Substances 0.000 claims description 4
- 150000001875 compounds Chemical class 0.000 claims description 3
- 239000000126 substance Substances 0.000 claims description 3
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical group [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 claims description 2
- 238000000038 ultrahigh vacuum chemical vapour deposition Methods 0.000 claims description 2
- 238000007747 plating Methods 0.000 claims 2
- 230000001590 oxidative effect Effects 0.000 claims 1
- 238000009792 diffusion process Methods 0.000 abstract description 4
- 239000010410 layer Substances 0.000 description 102
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 27
- 229920005591 polysilicon Polymers 0.000 description 26
- KWYUFKZDYYNOTN-UHFFFAOYSA-M Potassium hydroxide Chemical group [OH-].[K+] KWYUFKZDYYNOTN-UHFFFAOYSA-M 0.000 description 11
- 230000003647 oxidation Effects 0.000 description 9
- 238000007254 oxidation reaction Methods 0.000 description 9
- 230000015572 biosynthetic process Effects 0.000 description 7
- 238000005530 etching Methods 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 230000009977 dual effect Effects 0.000 description 5
- 229910052796 boron Inorganic materials 0.000 description 4
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- 239000007943 implant Substances 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 230000000873 masking effect Effects 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- -1 boron ions Chemical class 0.000 description 1
- 239000011247 coating layer Substances 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000000469 dry deposition Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 239000012466 permeate Substances 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000005382 thermal cycling Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66272—Silicon vertical transistors
- H01L29/66287—Silicon vertical transistors with a single crystalline emitter, collector or base including extrinsic, link or graft base formed on the silicon substrate, e.g. by epitaxy, recrystallisation, after insulating device isolation
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02367—Substrates
- H01L21/0237—Materials
- H01L21/02373—Group 14 semiconducting materials
- H01L21/02381—Silicon, silicon germanium, germanium
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02521—Materials
- H01L21/02524—Group 14 semiconducting materials
- H01L21/02532—Silicon, silicon germanium, germanium
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02612—Formation types
- H01L21/02617—Deposition types
- H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1004—Base region of bipolar transistors
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- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66242—Heterojunction transistors [HBT]
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- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/737—Hetero-junction transistors
- H01L29/7371—Vertical transistors
- H01L29/7378—Vertical transistors comprising lattice mismatched active layers, e.g. SiGe strained layer transistors
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- Y10S148/00—Metal treatment
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、二重ポリシリコン堆積
技術を用いる非常に小さい集積バイポーラトランジスタ
の製作に関し、更に詳細には、低温エピタキシにより形
成される自己整合エピタキシャル・ベース・トランジス
タに関する。
技術を用いる非常に小さい集積バイポーラトランジスタ
の製作に関し、更に詳細には、低温エピタキシにより形
成される自己整合エピタキシャル・ベース・トランジス
タに関する。
【０００２】
【従来技術】半導体技術の現在の傾向は、高速低消費電
力の装置を非常に大規模に集積することに向かっている
。これを行うには、一層浅いしかも水平方向の幾何学的
構成の少ない垂直接合構造を作ることにより装置を可能
な限り小さくすることが不可欠である。精密な浅い接合
プロファイルは、ドーパント種のイオン注入とそれに続
く熱サイクルによるアニーリングとにより達成される。 装置の水平方向の幾何学的構成は、利用可能なリトグラ
フ用具により大幅に異なる。Ｄａｖｉｄｓｏｎ等に与え
られた米国特許第３，９２９，５２８号は、各種選択エ
ッチングおよび堆積の技法を使用して装置領域を画定す
る伝統的な非自己整合プロセスを開示している。Ｄａｖ
ｉｄｓｏｎ等は、更に処理を進めるのに充分平面的な表
面を得るのにＰ＋エッチストップ層の使用を目指してい
る。しかし、Ｄａｖｉｄｓｏｎ等は、Ｐ＋エッチストッ
プ層はアニーリング中に外方拡散のため好ましくない効
果を生ずることを示し、この問題をアニーリング前に研
磨またはエッチングにより層を完全に除去することによ
り解決しようとしている。
力の装置を非常に大規模に集積することに向かっている
。これを行うには、一層浅いしかも水平方向の幾何学的
構成の少ない垂直接合構造を作ることにより装置を可能
な限り小さくすることが不可欠である。精密な浅い接合
プロファイルは、ドーパント種のイオン注入とそれに続
く熱サイクルによるアニーリングとにより達成される。 装置の水平方向の幾何学的構成は、利用可能なリトグラ
フ用具により大幅に異なる。Ｄａｖｉｄｓｏｎ等に与え
られた米国特許第３，９２９，５２８号は、各種選択エ
ッチングおよび堆積の技法を使用して装置領域を画定す
る伝統的な非自己整合プロセスを開示している。Ｄａｖ
ｉｄｓｏｎ等は、更に処理を進めるのに充分平面的な表
面を得るのにＰ＋エッチストップ層の使用を目指してい
る。しかし、Ｄａｖｉｄｓｏｎ等は、Ｐ＋エッチストッ
プ層はアニーリング中に外方拡散のため好ましくない効
果を生ずることを示し、この問題をアニーリング前に研
磨またはエッチングにより層を完全に除去することによ
り解決しようとしている。
【０００３】所定のリソグラフィの制約内で、自己整合
プロセスを使用すれば装置の性能を大幅に改善すること
ができる。自己整合ポリシリコンベースの使用は、ポリ
シリコンベース接触へのエミッタ注入の自己位置合わせ
を可能とし、ベース接触を装置のベース区域からポリシ
リコンへ移動させ、かくして装置のベース面積を減らす
ことができるという点で強力な手法である。高性能バイ
ポーラトランジスタの伝統的な自己整合外因性ベース領
域について記している従来技術の特許の例は、米国特許
第４，３８１，９５３号、 第４，３３８，６６２号、
第４，６４１，４１６号、および第４，７０３，５５
４号である。
プロセスを使用すれば装置の性能を大幅に改善すること
ができる。自己整合ポリシリコンベースの使用は、ポリ
シリコンベース接触へのエミッタ注入の自己位置合わせ
を可能とし、ベース接触を装置のベース区域からポリシ
リコンへ移動させ、かくして装置のベース面積を減らす
ことができるという点で強力な手法である。高性能バイ
ポーラトランジスタの伝統的な自己整合外因性ベース領
域について記している従来技術の特許の例は、米国特許
第４，３８１，９５３号、 第４，３３８，６６２号、
第４，６４１，４１６号、および第４，７０３，５５
４号である。
【０００４】半導体技術における更に他の傾向は、典型
的には超高真空化学気相付着（ＵＨＶ／ＣＶＤ）プロセ
スで行われる低温エピタキシ（ＬＴＥ）の使用である。 ＬＴＥの使用は、エピタキシャル層を低温で堆積させ、
これにより浅いベースプロファイルを維持でき、またイ
オン注入法では不可能なＳｉＧｅのような化学物半導層
の堆積が可能であるという点で、非常に有利である。
的には超高真空化学気相付着（ＵＨＶ／ＣＶＤ）プロセ
スで行われる低温エピタキシ（ＬＴＥ）の使用である。 ＬＴＥの使用は、エピタキシャル層を低温で堆積させ、
これにより浅いベースプロファイルを維持でき、またイ
オン注入法では不可能なＳｉＧｅのような化学物半導層
の堆積が可能であるという点で、非常に有利である。
【０００５】数種の異なる形式の自己整合ベースプロセ
スが開発されている。一つの形式は、外因性ベースをポ
リシリコンから形成し、エミッタを注入によって作る単
独ポリシリコンプロセスである。第２は、外因性ベース
とエミッタとを共にポリシリコンから形成する２重ポリ
シリコン層プロセスである。両プロセスともその長所お
よび短所を備えており、プロセスの選択は、形成するト
ランジスタの以降の末端利用法によって決まる。
スが開発されている。一つの形式は、外因性ベースをポ
リシリコンから形成し、エミッタを注入によって作る単
独ポリシリコンプロセスである。第２は、外因性ベース
とエミッタとを共にポリシリコンから形成する２重ポリ
シリコン層プロセスである。両プロセスともその長所お
よび短所を備えており、プロセスの選択は、形成するト
ランジスタの以降の末端利用法によって決まる。
【０００６】バイポーラトランジスタの製作に当たって
は、２重ポリシリコン自己整合装置を製作するのにＬＴ
Ｅプロセスを使用するのが有利である。しかし、２重ポ
リシリコン技術にＬＴＥを使用しようとすると、堆積が
選択的でなく、自己整合装置を製作するのが困難になる
ため、問題が生ずる。エピタキシャルベース・バイポー
ラトランジスタの形成時に、外因性ベーススタックの形
成後にＬＴＥベース層の堆積を行えば、側壁後ベース法
および高圧酸化（ＨＩＰＯＸ）除去法を含む幾つかの方
法が研究されている。しかし、これらの方法は、これら
二つの方法が成功するか否かが特定の拡散および酸化の
工程によって大きく左右されるため、ＳｉＧｅベースト
ランジスタのようなヘテロ接合バイポーラトランジスタ
の形成に向かう最近の傾向には不適当である。外因性ベ
ーススタックの前にＬＴＥベース層を堆積することは、
ポリシリコンスタックをパターニングする際真性ベース
エッチストップが無いため、これまでは不可能であった
。したがって、最小限の変更で２重ポリシリコン自己整
合プロセス技術を使用してホモ接合ベースおよびヘテロ
接合ベースの両トランジスタに適するＬＴＥベーストラ
ンジスタを形成する方法の必要性が存在する。
は、２重ポリシリコン自己整合装置を製作するのにＬＴ
Ｅプロセスを使用するのが有利である。しかし、２重ポ
リシリコン技術にＬＴＥを使用しようとすると、堆積が
選択的でなく、自己整合装置を製作するのが困難になる
ため、問題が生ずる。エピタキシャルベース・バイポー
ラトランジスタの形成時に、外因性ベーススタックの形
成後にＬＴＥベース層の堆積を行えば、側壁後ベース法
および高圧酸化（ＨＩＰＯＸ）除去法を含む幾つかの方
法が研究されている。しかし、これらの方法は、これら
二つの方法が成功するか否かが特定の拡散および酸化の
工程によって大きく左右されるため、ＳｉＧｅベースト
ランジスタのようなヘテロ接合バイポーラトランジスタ
の形成に向かう最近の傾向には不適当である。外因性ベ
ーススタックの前にＬＴＥベース層を堆積することは、
ポリシリコンスタックをパターニングする際真性ベース
エッチストップが無いため、これまでは不可能であった
。したがって、最小限の変更で２重ポリシリコン自己整
合プロセス技術を使用してホモ接合ベースおよびヘテロ
接合ベースの両トランジスタに適するＬＴＥベーストラ
ンジスタを形成する方法の必要性が存在する。
【０００７】
【発明が解決しようとする課題】本発明は、低温エピタ
キシにより形成される自己整合エピタキシャル・ベース
・トランジスタ及びその製造方法を提供することを目的
とする。
キシにより形成される自己整合エピタキシャル・ベース
・トランジスタ及びその製造方法を提供することを目的
とする。
【０００８】
【課題を解決するための手段】本発明は、ベース層を形
成するのに低温エピタキシを使用する２重ポリシリコン
式プロセスにより自己整合エピタキシャルベーストラン
ジスタを形成する方法を目指している。本発明は、導電
性エッチストップ及びトランジスタの外因性ベースをド
ープする拡散源の両者の作用をする薄い非常に濃密にド
ープされたＬＴＥ層を利用する。薄い非常に濃密にドー
プされたＬＴＥ層は、エミッタ窓の形成時にエッチスト
ップとして作用する。導電性エッチストップ層は、エミ
ッタ窓から選択的に除去されるだけでよい。何故なら、
残りの部分は、真性ベースを外因性ベースに接触させる
導電層だからである。
成するのに低温エピタキシを使用する２重ポリシリコン
式プロセスにより自己整合エピタキシャルベーストラン
ジスタを形成する方法を目指している。本発明は、導電
性エッチストップ及びトランジスタの外因性ベースをド
ープする拡散源の両者の作用をする薄い非常に濃密にド
ープされたＬＴＥ層を利用する。薄い非常に濃密にドー
プされたＬＴＥ層は、エミッタ窓の形成時にエッチスト
ップとして作用する。導電性エッチストップ層は、エミ
ッタ窓から選択的に除去されるだけでよい。何故なら、
残りの部分は、真性ベースを外因性ベースに接触させる
導電層だからである。
【０００９】本発明の方法は、ＬＴＥにより半導体基板
上にドープ半導体のベース層を堆積し、直後にＬＴＥに
より導電性エッチストップ層を形成する半導体の非常に
薄い、非常に濃密にドープされた層を堆積することを含
む。未ドープ多結晶性半導体の層を導電性エッチストッ
プ層の上に堆積し、次いでイオン注入する。１層以上の
絶縁材料を堆積し、非常に方向性のある反応性イオンエ
ッチング（ＲＩＥ）を用いて構造をパターニングし、エ
ミッタ窓を形成する。ＲＩＥは、エッチストップ層に到
達する前に停止して未ドープの多結晶層の薄い層を残す
時間調節エッチングである。エミッタ窓に露出している
未ドープ多結晶層の残部は、水酸化カリウム（ＫＯＨ）
溶液により選択的に除去される。エッチストップ層が濃
密にドープされていることにより層がエッチングされる
のが効果的に防止される。濃密にドープされている材料
のエッチング速度は未ドープ半導体よりはるかに小さい
からである。エミッタ窓に露出している導電性エッチス
トップ層の部分を次に選択的に酸化してその層を効果的
に除去する。濃密にドープした半導体の酸化速度は濃密
にはドープされていないベース層よりはるかに速いので
酸化は選択的に行われる。その後、伝統的な２重ポリシ
リコン法を続行してエミッタ窓内に絶縁物側壁およびエ
ミッタ領域を形成する。次に構造体をアニーリングし、
その期間中、薄い濃密にドープされた層は、外因性ベー
スに対する別のドーパンド源として作用し、トランジス
タの真性ベースと外因性ベースとの間に導電性接点を残
す。
上にドープ半導体のベース層を堆積し、直後にＬＴＥに
より導電性エッチストップ層を形成する半導体の非常に
薄い、非常に濃密にドープされた層を堆積することを含
む。未ドープ多結晶性半導体の層を導電性エッチストッ
プ層の上に堆積し、次いでイオン注入する。１層以上の
絶縁材料を堆積し、非常に方向性のある反応性イオンエ
ッチング（ＲＩＥ）を用いて構造をパターニングし、エ
ミッタ窓を形成する。ＲＩＥは、エッチストップ層に到
達する前に停止して未ドープの多結晶層の薄い層を残す
時間調節エッチングである。エミッタ窓に露出している
未ドープ多結晶層の残部は、水酸化カリウム（ＫＯＨ）
溶液により選択的に除去される。エッチストップ層が濃
密にドープされていることにより層がエッチングされる
のが効果的に防止される。濃密にドープされている材料
のエッチング速度は未ドープ半導体よりはるかに小さい
からである。エミッタ窓に露出している導電性エッチス
トップ層の部分を次に選択的に酸化してその層を効果的
に除去する。濃密にドープした半導体の酸化速度は濃密
にはドープされていないベース層よりはるかに速いので
酸化は選択的に行われる。その後、伝統的な２重ポリシ
リコン法を続行してエミッタ窓内に絶縁物側壁およびエ
ミッタ領域を形成する。次に構造体をアニーリングし、
その期間中、薄い濃密にドープされた層は、外因性ベー
スに対する別のドーパンド源として作用し、トランジス
タの真性ベースと外因性ベースとの間に導電性接点を残
す。
【００１０】
【実施例】本発明によれば、自己整合エピタキシャル・
ベース・トランジスタが２重ポリシリコン半導体プロセ
ス技術を用いて形成される。図面を参照して、図１〜図
１０を本発明の自己整合エピタキシャル・ベース・トラ
ンジスタの製作の各種工程と関連して説明することにす
る。プロセスをＮＰＮトランジスタの形成と関連して説
明することにするが、本発明の特徴はＰＮＰトランジス
タの形成にも適応することができることを理解すべきで
ある。フォトレジスト材料を塗布し、露光し、現像して
層をマスクする所要パターンを形成することに関連する
伝統的な各種プロセスをここでは特別に説明しないが当
技術では周知であることも理解すべきである。その上、
本発明は、既知であり且つＬＴＥが５００から７００℃
の間の温度範囲で、好ましくは５５０〜６５０℃の範囲
で行われるエピタキシャルプロセスであることを示す以
外にここでは特別に説明しない低温エピタキシ（ＬＴＥ
）および低圧化学気相付着（ＬＰＣＶＤ）のようなエピ
タキシャル堆積技法の最近の進歩を利用することを考え
ている。その他に、本発明は半導体材料としてシリコン
を使用することによっても説明されるが、他の適切な半
導体材料を利用することができる。更に、米国特許第４
，３８１，９５３号に述べられているような伝統的な２
重ポリシリコン処理技術をも参照することにする。加え
て、本発明の図解実施例の形成に際して層の種々な厚さ
について述べるが、厚さは相対的なものであり、本発明
の方法により形成されるトランジスタの用途によって決
まることを理解すべきである。
ベース・トランジスタが２重ポリシリコン半導体プロセ
ス技術を用いて形成される。図面を参照して、図１〜図
１０を本発明の自己整合エピタキシャル・ベース・トラ
ンジスタの製作の各種工程と関連して説明することにす
る。プロセスをＮＰＮトランジスタの形成と関連して説
明することにするが、本発明の特徴はＰＮＰトランジス
タの形成にも適応することができることを理解すべきで
ある。フォトレジスト材料を塗布し、露光し、現像して
層をマスクする所要パターンを形成することに関連する
伝統的な各種プロセスをここでは特別に説明しないが当
技術では周知であることも理解すべきである。その上、
本発明は、既知であり且つＬＴＥが５００から７００℃
の間の温度範囲で、好ましくは５５０〜６５０℃の範囲
で行われるエピタキシャルプロセスであることを示す以
外にここでは特別に説明しない低温エピタキシ（ＬＴＥ
）および低圧化学気相付着（ＬＰＣＶＤ）のようなエピ
タキシャル堆積技法の最近の進歩を利用することを考え
ている。その他に、本発明は半導体材料としてシリコン
を使用することによっても説明されるが、他の適切な半
導体材料を利用することができる。更に、米国特許第４
，３８１，９５３号に述べられているような伝統的な２
重ポリシリコン処理技術をも参照することにする。加え
て、本発明の図解実施例の形成に際して層の種々な厚さ
について述べるが、厚さは相対的なものであり、本発明
の方法により形成されるトランジスタの用途によって決
まることを理解すべきである。
【００１１】図１を参照すると、単結晶シリコンのＰ型
基板１０を示してあるが、ここにはを濃密にドープされ
たＮ型サブコレクタ領域１２を形成する。不純物は適切
なＮ型不純物ならどんなものでもよく（たとえば砒素）
、どんな適切な手法、たとえば、拡散またはイオン注入
、によっても基板に導入することができる。軽くドープ
されたＮ型シリコンの層を層１２の上に堆積してコレク
タ領域１１を形成する。伝統的な周知の処理技法を用い
て深い溝分離領域１４および１６、および浅い溝分離領
域１８を形成する。深い溝分離領域を使用して形成する
領域をウェーハ上の他の装置から分離し、一方浅い溝分
離領域を使用してコレクタ到達貫通領域をトランジスタ
のベース領域から分離する。図１に示す構造は、実質上
平面の表面を備えており、これが本発明の方法の出発点
である。
基板１０を示してあるが、ここにはを濃密にドープされ
たＮ型サブコレクタ領域１２を形成する。不純物は適切
なＮ型不純物ならどんなものでもよく（たとえば砒素）
、どんな適切な手法、たとえば、拡散またはイオン注入
、によっても基板に導入することができる。軽くドープ
されたＮ型シリコンの層を層１２の上に堆積してコレク
タ領域１１を形成する。伝統的な周知の処理技法を用い
て深い溝分離領域１４および１６、および浅い溝分離領
域１８を形成する。深い溝分離領域を使用して形成する
領域をウェーハ上の他の装置から分離し、一方浅い溝分
離領域を使用してコレクタ到達貫通領域をトランジスタ
のベース領域から分離する。図１に示す構造は、実質上
平面の表面を備えており、これが本発明の方法の出発点
である。
【００１２】図２に示すように、シリコンのベース層２
２は、ＵＨＶ／ＣＶＤにより表面２０の上にエピタキシ
ャル的に堆積される。周知のとおり、シリコン領域１２
の上では単結晶シリコンが形成され、分離領域の上には
多結晶シリコンが形成される。ベース層２２は、そのま
まＰ型にドープされ、典型的には１０１７〜１０１９ｃ
ｍ−３の範囲にある。層２２は、低温エピタキシ（ＬＴ
Ｅ）プロセスを用いて堆積される。層２２の堆積に続い
て直ちにポリシリコン２４の非常に薄い濃密にドープさ
れた（Ｐ＋＋）層をＬＴＥにより堆積する。層２４は、
典型的にはキャリア濃度１０２１ｃｍ−３以上に堆積さ
れる。層２２は５０ｎｍの厚さの範囲に堆積することが
でき、層２４は１０ないし２０ｎｍの厚さの範囲に堆積
することができる。層２２および２４の堆積は、層２２
が所要の厚さに達してからドーパントのレベルを突然に
上げる単一堆積プロセスで行うことができる。
２は、ＵＨＶ／ＣＶＤにより表面２０の上にエピタキシ
ャル的に堆積される。周知のとおり、シリコン領域１２
の上では単結晶シリコンが形成され、分離領域の上には
多結晶シリコンが形成される。ベース層２２は、そのま
まＰ型にドープされ、典型的には１０１７〜１０１９ｃ
ｍ−３の範囲にある。層２２は、低温エピタキシ（ＬＴ
Ｅ）プロセスを用いて堆積される。層２２の堆積に続い
て直ちにポリシリコン２４の非常に薄い濃密にドープさ
れた（Ｐ＋＋）層をＬＴＥにより堆積する。層２４は、
典型的にはキャリア濃度１０２１ｃｍ−３以上に堆積さ
れる。層２２は５０ｎｍの厚さの範囲に堆積することが
でき、層２４は１０ないし２０ｎｍの厚さの範囲に堆積
することができる。層２２および２４の堆積は、層２２
が所要の厚さに達してからドーパントのレベルを突然に
上げる単一堆積プロセスで行うことができる。
【００１３】図３に示すように、未ドープポリシリコン
２６の層には典型的にはＬＰＣＶＤによりエピタキシャ
ル的に堆積される。層２６の厚さは典型的には約１８０
ｎｍの範囲にある。層２６には既知の注入の技法を用い
て硼素イオンが注入される。硼素の注入を２８で示して
ある。
２６の層には典型的にはＬＰＣＶＤによりエピタキシャ
ル的に堆積される。層２６の厚さは典型的には約１８０
ｎｍの範囲にある。層２６には既知の注入の技法を用い
て硼素イオンが注入される。硼素の注入を２８で示して
ある。
【００１４】次に、１層以上の絶縁材料を層２６の上に
堆積する。図４に示すように、典型的には酸化物３０の
第１の層を層２８の上に堆積してから窒化物の層３２を
堆積する。層３０および３２は、周知の湿式または乾式
の堆積プロセスのいずれによっても堆積することができ
る。層３０は典型的には１００ｎｍの厚さの範囲とする
ことができ、層３２は、典型的には８０ｎｍの厚さの範
囲とすることができる。
堆積する。図４に示すように、典型的には酸化物３０の
第１の層を層２８の上に堆積してから窒化物の層３２を
堆積する。層３０および３２は、周知の湿式または乾式
の堆積プロセスのいずれによっても堆積することができ
る。層３０は典型的には１００ｎｍの厚さの範囲とする
ことができ、層３２は、典型的には８０ｎｍの厚さの範
囲とすることができる。
【００１５】その後、ウェーハを典型的には非常に方向
性のある反応性イオンエッチング（ＲＩＥ）を用いてパ
ターニングして図５に示すようにエミッタ窓３４を形成
する。この工程中ベース層２２をエッチングしてはなら
ず、したがってエッチングは、層２６の中へのエッチン
グの深さが層２４の上方数十ナノメートルになるように
時間調節されている。層２６のこの残りの部分３６は、
エッチストップ許容差となるので、最悪の場合層２４の
一部がエッチングされることになるが、層２２はエッチ
されない。
性のある反応性イオンエッチング（ＲＩＥ）を用いてパ
ターニングして図５に示すようにエミッタ窓３４を形成
する。この工程中ベース層２２をエッチングしてはなら
ず、したがってエッチングは、層２６の中へのエッチン
グの深さが層２４の上方数十ナノメートルになるように
時間調節されている。層２６のこの残りの部分３６は、
エッチストップ許容差となるので、最悪の場合層２４の
一部がエッチングされることになるが、層２２はエッチ
されない。
【００１６】図６は、非常に薄い窒化物層３８を層３２
、およびエミッタ窓３４の側壁および下壁の上に連続し
て堆積する随意選択の工程を示す。薄い窒化物層３８は
、トランジスタを更に処理する間エミッタ窓の側壁の完
全性を保存するように働く。窒化物層３８の厚さは、５
ないし１００ｎｍの範囲ならどこにあってもよい。上に
述べたとおり、この工程は随意選択のものであり、トラ
ンジスタの特定の用途のために極端な正確さが必要な場
合にのみ必要となる。
、およびエミッタ窓３４の側壁および下壁の上に連続し
て堆積する随意選択の工程を示す。薄い窒化物層３８は
、トランジスタを更に処理する間エミッタ窓の側壁の完
全性を保存するように働く。窒化物層３８の厚さは、５
ないし１００ｎｍの範囲ならどこにあってもよい。上に
述べたとおり、この工程は随意選択のものであり、トラ
ンジスタの特定の用途のために極端な正確さが必要な場
合にのみ必要となる。
【００１７】図７を参照すると、エミッタ窓を形成して
から、層２６のエッチストップ許容差領域３６が水酸化
カリウム（ＫＯＨ）溶液エッチングにより選択的に除去
されている。ＫＯＨエッチングは、未ドープポリシリコ
ンのエッチング速度は濃密にドープされたシリコンより
はるかに大きいので層２４がＫＯＨ溶液によって選択的
にエッチングされることはないという層２４のエッチン
グ選択性を活用している。
から、層２６のエッチストップ許容差領域３６が水酸化
カリウム（ＫＯＨ）溶液エッチングにより選択的に除去
されている。ＫＯＨエッチングは、未ドープポリシリコ
ンのエッチング速度は濃密にドープされたシリコンより
はるかに大きいので層２４がＫＯＨ溶液によって選択的
にエッチングされることはないという層２４のエッチン
グ選択性を活用している。
【００１８】本発明の方法による次の工程では、図８に
示すように、エミッタ窓３４の直下の層２４の部分４０
を熱酸化により酸化して選択的に除去する。部分４０は
、濃密にドープされた層の酸化速度が大きくなっている
ため選択的に酸化することができる。濃密にドープされ
た層２４は少なくドープされたシリコン層２２より約１
０倍速く酸化される。酸化によるエミッタ窓３４の下の
層２４の効果的な除去により層２４が層２６の下に残る
。層２６はトランジスタの外因性ベースを形成し、以下
に更に説明するように、層２４の残り部分は、トランジ
スタの外因性ベースと真性ベースとの間の導電接触とし
て、また外因性ベースの付加ドーパント源として働く。 Ｐ型ドーパントの部分も熱酸化工程中層２６の中に拡散
する。
示すように、エミッタ窓３４の直下の層２４の部分４０
を熱酸化により酸化して選択的に除去する。部分４０は
、濃密にドープされた層の酸化速度が大きくなっている
ため選択的に酸化することができる。濃密にドープされ
た層２４は少なくドープされたシリコン層２２より約１
０倍速く酸化される。酸化によるエミッタ窓３４の下の
層２４の効果的な除去により層２４が層２６の下に残る
。層２６はトランジスタの外因性ベースを形成し、以下
に更に説明するように、層２４の残り部分は、トランジ
スタの外因性ベースと真性ベースとの間の導電接触とし
て、また外因性ベースの付加ドーパント源として働く。 Ｐ型ドーパントの部分も熱酸化工程中層２６の中に拡散
する。
【００１９】この点で、伝統的な２重ポリシリコン処理
技法を使用して酸化物側壁４２および窒化物側壁４４を
形成し、Ｎ型ドープポリシリコン領域４６を堆積する。 先に述べたとおり、周知のフォトリソグラフィ式マスキ
ングおよびエッチングの工程を利用して側壁およびエミ
ッタ領域を形成するのでここでは説明する必要がない。 次に図９のようにウェーハに熱サイクルを加えてベース
層２２の一部分にエミッタ領域４８を外方拡散させ、硼
素注入２８を層２６全体に浸透させ、砒素をエミッタ領
域に浸透させる。この熱サイクルの期間中、層２４のＰ
＋＋ドーパントは層２６にも浸透するので付加的Ｐ＋源
として働く。
技法を使用して酸化物側壁４２および窒化物側壁４４を
形成し、Ｎ型ドープポリシリコン領域４６を堆積する。 先に述べたとおり、周知のフォトリソグラフィ式マスキ
ングおよびエッチングの工程を利用して側壁およびエミ
ッタ領域を形成するのでここでは説明する必要がない。 次に図９のようにウェーハに熱サイクルを加えてベース
層２２の一部分にエミッタ領域４８を外方拡散させ、硼
素注入２８を層２６全体に浸透させ、砒素をエミッタ領
域に浸透させる。この熱サイクルの期間中、層２４のＰ
＋＋ドーパントは層２６にも浸透するので付加的Ｐ＋源
として働く。
【００２０】図１０に示すように、その後で、伝統的な
フォトリソグラフィ式マスキングおよびエッチングの工
程を利用してベース５４との金属接点５０およびコレク
タ５６との金属接点５２を形成する。このようにして、
ＮＰＮトランジスタが、自己整合エピタキシャル外因性
ベース２６、およびエミッタ４８とコレクタ５６との間
にはさまれた真性ベース５４を備えて形成される。層２
４は、真性ベース５４と外因性ベース５６との間の導電
接点として働く。
フォトリソグラフィ式マスキングおよびエッチングの工
程を利用してベース５４との金属接点５０およびコレク
タ５６との金属接点５２を形成する。このようにして、
ＮＰＮトランジスタが、自己整合エピタキシャル外因性
ベース２６、およびエミッタ４８とコレクタ５６との間
にはさまれた真性ベース５４を備えて形成される。層２
４は、真性ベース５４と外因性ベース５６との間の導電
接点として働く。
【００２１】図１０に示すトランジスタを形成するにあ
たり、浅い分離領域１８の縁に充分な硼素ドーピングを
供給しなければならないことを理解するべきである。外
因性ベーススタックの形成前に非選択的エピタキシャル
ベース層を堆積すれば、分離領域の隅に良好なドーピン
グ行われ、漏れ径路のできる可能性が除去される。濃密
にドープされた層２４により、外因性ベース２６と真性
ベース５４との間により良好なリンクが設けられるため
、エミッタ開口に対する被覆層は実質上必要ない。それ
故、活性デバイスの全面積は、エミッタ窓の最小寸法、
および最悪の場合の被覆層を足した面積に限定すること
ができる。２重ポリシリコンプロセスと非選択的ＬＴＥ
ベースとの使用を組み合わせているため、エミッタ開口
側壁の内縁と分離領域の内縁との間の水平間隔である最
悪の場合の被覆層は、０．２μｍ程度の低さにすること
ができる。エミッタ開口は、側壁の幅によって最小寸法
よりだんだんと小さくすることができる。
たり、浅い分離領域１８の縁に充分な硼素ドーピングを
供給しなければならないことを理解するべきである。外
因性ベーススタックの形成前に非選択的エピタキシャル
ベース層を堆積すれば、分離領域の隅に良好なドーピン
グ行われ、漏れ径路のできる可能性が除去される。濃密
にドープされた層２４により、外因性ベース２６と真性
ベース５４との間により良好なリンクが設けられるため
、エミッタ開口に対する被覆層は実質上必要ない。それ
故、活性デバイスの全面積は、エミッタ窓の最小寸法、
および最悪の場合の被覆層を足した面積に限定すること
ができる。２重ポリシリコンプロセスと非選択的ＬＴＥ
ベースとの使用を組み合わせているため、エミッタ開口
側壁の内縁と分離領域の内縁との間の水平間隔である最
悪の場合の被覆層は、０．２μｍ程度の低さにすること
ができる。エミッタ開口は、側壁の幅によって最小寸法
よりだんだんと小さくすることができる。
【００２２】
【発明の効果】本発明は、非常に濃密にドープしたＬＴ
Ｅの二つの特有の性質、すなわち、ＫＯＨ溶液のエッチ
ング選択性、および非常に低温で増大する酸化速度を利
用する導電性エッチストップを提供する。本発明により
極小の大きさの自己整合２重ポリシリコントランジスタ
の製作ができる。加えて、本発明は、ベース層２２とし
てシリコン・ゲルマニウム（ＳｉＧｅ）の化合物半導体
を利用するヘテロ接合バイポーラトランジスタの形成に
良く適している。これはＳｉＧｅの堆積に適している非
選択的エピタキシャルベース層のＬＴＥによる早期堆積
により可能になっている。コレクタ層１２は、シリコン
であり、エミッタ領域４６は、ポリシリコンであり、こ
れによりヘテロ接合バイポーラトランジスタが形成され
る。
Ｅの二つの特有の性質、すなわち、ＫＯＨ溶液のエッチ
ング選択性、および非常に低温で増大する酸化速度を利
用する導電性エッチストップを提供する。本発明により
極小の大きさの自己整合２重ポリシリコントランジスタ
の製作ができる。加えて、本発明は、ベース層２２とし
てシリコン・ゲルマニウム（ＳｉＧｅ）の化合物半導体
を利用するヘテロ接合バイポーラトランジスタの形成に
良く適している。これはＳｉＧｅの堆積に適している非
選択的エピタキシャルベース層のＬＴＥによる早期堆積
により可能になっている。コレクタ層１２は、シリコン
であり、エミッタ領域４６は、ポリシリコンであり、こ
れによりヘテロ接合バイポーラトランジスタが形成され
る。
【図１】濃密にドープされたＮ型サブコレクタ領域１２
を有する単結晶シリコンの基板１０を示す。
を有する単結晶シリコンの基板１０を示す。
【図２】表面２０の上にエピタキシャル的に堆積された
ベース層２２を有する図１の構造体の断面を示す。
ベース層２２を有する図１の構造体の断面を示す。
【図３】ＬＰＣＶＤによってエピタキシャル的にドープ
された未ドープポリシリコンの層２６を有する図２の構
造体の断面を示す。
された未ドープポリシリコンの層２６を有する図２の構
造体の断面を示す。
【図４】層２８の上に堆積された酸化物層３０、および
、更にその上に堆積された窒化物層３２を有する図３の
構造体の断面を示す。
、更にその上に堆積された窒化物層３２を有する図３の
構造体の断面を示す。
【図５】反応性イオンエッチングにより形成されたエミ
ッタ窓３４を有する図４の構造体の断面を示す。
ッタ窓３４を有する図４の構造体の断面を示す。
【図６】層３２、およびエミッタ窓３４の側壁および下
壁の上に堆積された非常に薄い窒化物層を有する図５の
構造体の断面を示す。
壁の上に堆積された非常に薄い窒化物層を有する図５の
構造体の断面を示す。
【図７】層２６のエッチストップ許容差領域３６を選択
的に除去したところを示す。
的に除去したところを示す。
【図８】エミッタ窓３４の直下の層２４の一部４０を除
去したところを示す。
去したところを示す。
【図９】酸化物側壁４２および窒化物側壁４４を形成し
、Ｎドープポリシリコンのエミッタ領域４６を堆積する
ところを示す。
、Ｎドープポリシリコンのエミッタ領域４６を堆積する
ところを示す。
【図１０】ベース５４との金属接触５０およびコレクタ
５６との金属接点５２を有する本発明に従う構造体を示
す。
５６との金属接点５２を有する本発明に従う構造体を示
す。
１０ ．．．． 単結晶シリコンのＰ型基板１２ ．．
．． コレクタ層 ２４ ．．．． 濃密にドープされた層２６，５６ ．
．．． 外因性ベース ３１ ．．．． 酸化物層 ３２ ．．．． 窒化物の層 ３４ ．．．． エミッタ窓 ３６ ．．．． エッチストップ許容差領域３８ ．．
．． 薄い窒化物層 ４６ ．．．． エミッタ領域 ４８ ．．．． エミッタ ５４ ．．．． 真性ベース
．． コレクタ層 ２４ ．．．． 濃密にドープされた層２６，５６ ．
．．． 外因性ベース ３１ ．．．． 酸化物層 ３２ ．．．． 窒化物の層 ３４ ．．．． エミッタ窓 ３６ ．．．． エッチストップ許容差領域３８ ．．
．． 薄い窒化物層 ４６ ．．．． エミッタ領域 ４８ ．．．． エミッタ ５４ ．．．． 真性ベース
Claims (22)
- 【請求項１】 自己整合エピタキシャル・ベース・ト
ランジスタを製造する方法において、（ａ）第１導電型
にドープされているコレクタ領域を画定する浅い、およ
び深い溝分離領域を有する基板構造上に、第２導電型に
ドープされているエピタキシャル半導体の真性ベース層
を堆積する工程と、（ｂ）前記ベース層上に第２の導電
型に濃密にドープされているエピタキシャル半導体の薄
い導電性エッチストップ層を堆積する工程と、（ｃ）前
記薄い導電性エッチストップ層上に未ドープの多結晶性
半導体の外因性ベース層を堆積し、前記第２導電型のド
ーパントを前記外因性ベース層の上面に注入する工程と
、（ｄ）前記外因性ベース層上に酸化物層を堆積する工
程と、（ｅ）前記酸化物層上に窒化物層を堆積する工程
と、（ｆ）前記窒化物層および酸化物層、および前記外
因性ベース層の一部を垂直に貫くエミッタ窓を形成する
工程と、（ｇ）前記エミッタ窓内部の前記外因性ベース
層の残部を選択的に除去する工程と、（ｈ）前記エミッ
タ窓内部の前記薄い導電性エッチストップ層を選択的に
酸化する工程と、（ｉ）前記エミッタ窓内部に酸化物お
よび窒化物の側壁を形成する工程と、（ｊ）前記エミッ
タ窓内部に、多結晶性半導体の、前記第１導電型にドー
プされている、エミッタ領域を形成する工程と、から成
ることを特徴とする方法。 - 【請求項２】 更に、前記エミッタ窓内部の外因性ベ
ース層の残部を選択的に除去する前に前記エミッタ窓に
非常に薄い窒化物側壁層を堆積する工程を含んでいるこ
とを特徴とする請求項１の方法。 - 【請求項３】 前記真性ベース層、前記薄い導電性エ
ッチストップ層、および前記外因性ベース層は各々シリ
コンから形成されていることを特徴とする請求項１の方
法。 - 【請求項４】 前記真性ベース層は化合物半導体から
形成され、前記薄い導電性エッチストップ層および前記
外因性ベース層はシリコンから形成されていることを特
徴とする請求項１の方法。 - 【請求項５】 前記化合物半導体はシリコンゲルマニ
ウムであることを特徴とする請求項４の方法。 - 【請求項６】 前記真性ベース層は低温エピタキシに
より堆積されることを特徴とする請求項１の方法。 - 【請求項７】 前記低温エピタキシは超高真空化学気
相付着を用いて行われることを特徴とする請求項６の方
法。 - 【請求項８】 前記導電性エッチストップ層は低温エ
ピタキシにより堆積されることを特徴とする請求項１の
方法。 - 【請求項９】 前記低温エピタキシは超高真空化学め
っき法を用いて行われることを特徴とする請求項８の方
法。 - 【請求項１０】 前記薄い導電性エッチストップ層は
１０から２０ｎｍの範囲の厚さに堆積されることを特徴
とする請求項１の方法。 - 【請求項１１】 前記外因性ベース層は低圧真空化学
めっきにより堆積されることを特徴とする請求項１の方
法。 - 【請求項１２】 前記外因性ベース層は第２導電型の
ドーパントを用いてイオン注入されることを特徴とする
請求項１１の方法。 - 【請求項１３】 前記真性ベース層および薄い導電性
エッチストップ層は、ドーパント濃度を約１０１７〜１
０１９ｃｍ−３から突然に増大させて前記真性ベース層
を約１０２１ｃｍ−３に堆積し、前記薄い導電型エッチ
ストップ層を堆積する単一堆積工程により堆積されるこ
とを特徴とする請求項１の方法。 - 【請求項１４】 前記エミッタ窓は反応性イオンエッ
チングにより行われることを特徴とする請求項１の方法
。 - 【請求項１５】 前記反応性イオンエッチングは非常
に方向性のある時間調節エッチングであることを特徴と
する請求項１４の方法。 - 【請求項１６】 前記外因性ベース層の残部をＫＯＨ
溶液で選択的に除去する請求項１の方法。 - 【請求項１７】 前記エミッタ領域を形成する工程は
更にアニーリングの工程を含み、前記薄い導電性エッチ
ストップ層は、前記アニーリング中前記外因性ベース層
のドーパント源であることを特徴とする請求項１の方法
。 - 【請求項１８】 自己整合エピタキシャルベーストラ
ンジスタにおいて、第１導電型にドープされているコレ
クタ領域を画定する浅いおよび深い溝分離領域を備えて
いる半導体基板と、前記基板上に形成された、第２導電
型にドープされたエピタキシャル半導体の真性ベース層
と、前記真性ベース層上に形成された、前記第２導電型
に濃密にドープされた半導体の薄い層と、前記薄い層の
上に形成された、前記第２導電型にドープされている多
結晶半導体の外因性ベース層と、前記外因性ベース層上
に形成された絶縁材料の少なくとも一つの層と、前記絶
縁材料少なくとも一つの層と前記外因性ベース層と非常
に濃密にドープされた半導体の前記薄い層との開口に形
成され、該開口を通して前記真性ベース層に接触してい
る多結晶半導体のエミッタ領域と、から構成されている
ことを特徴とするトランジスタ。 - 【請求項１９】 前記真性ベース層はＳｉとＳｉＧｅ
とのいずれか一つから形成されていることを特徴とする
請求項１８のトランジスタ。 - 【請求項２０】 前記真性ベース層はＳｉＧｅから形
成され、前記薄い層および外因性ベース層はＳｉから形
成されていることを特徴とする請求項１８のトランジス
タ。 - 【請求項２１】 前記薄い層の厚さは１０ないし２０
ｎｍの範囲にあることを特徴とする請求項１８のトラン
ジスタ。 - 【請求項２２】 前記薄い層のドーピング濃度は約１
０２１ｃｍ−３であることを特徴とする請求項１８のト
ランジスタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US60665890A | 1990-10-31 | 1990-10-31 | |
| US606658 | 1990-10-31 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04283937A true JPH04283937A (ja) | 1992-10-08 |
| JP2530784B2 JP2530784B2 (ja) | 1996-09-04 |
Family
ID=24428914
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3303863A Expired - Lifetime JP2530784B2 (ja) | 1990-10-31 | 1991-10-24 | 自己整合エピタキシャル・ベ―ス・トランジスタの製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5340753A (ja) |
| EP (1) | EP0483487B1 (ja) |
| JP (1) | JP2530784B2 (ja) |
| DE (1) | DE69107779T2 (ja) |
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- 1991-10-24 JP JP3303863A patent/JP2530784B2/ja not_active Expired - Lifetime
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| EP0483487A1 (en) | 1992-05-06 |
| EP0483487B1 (en) | 1995-03-01 |
| DE69107779T2 (de) | 1995-09-21 |
| JP2530784B2 (ja) | 1996-09-04 |
| US5340753A (en) | 1994-08-23 |
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