KR20090068539A - 반도체 소자 및 그 제조방법 - Google Patents

반도체 소자 및 그 제조방법 Download PDF

Info

Publication number
KR20090068539A
KR20090068539A KR1020070136207A KR20070136207A KR20090068539A KR 20090068539 A KR20090068539 A KR 20090068539A KR 1020070136207 A KR1020070136207 A KR 1020070136207A KR 20070136207 A KR20070136207 A KR 20070136207A KR 20090068539 A KR20090068539 A KR 20090068539A
Authority
KR
South Korea
Prior art keywords
semiconductor layer
semiconductor
trench
layer
device isolation
Prior art date
Application number
KR1020070136207A
Other languages
English (en)
Inventor
김대균
Original Assignee
주식회사 동부하이텍
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 동부하이텍 filed Critical 주식회사 동부하이텍
Priority to KR1020070136207A priority Critical patent/KR20090068539A/ko
Priority to US12/188,173 priority patent/US20090160014A1/en
Publication of KR20090068539A publication Critical patent/KR20090068539A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)

Abstract

본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 반도체 기판 상에 형성된 제 1 반도체층과, 상기 제 1 반도체층 상에 형성된 제 2 반도체층과, 상기 제 1 및 제 2 반도체층을 관통하도록 형성된 트렌치 소자 분리막을 포함하며, 상기 트렌치 소자 분리막은 상기 제 1 반도체층에 형성된 상기 트렌치 소자 분리막의 폭은 상기 제 2 반도체층에 형성된 상기 트렌치 소자 분리막의 최소 폭보다 넓게 형성되는 것을 특징으로 한다.
소자 분리막, 누설 전류, 트렌치

Description

반도체 소자 및 그 제조방법{Semiconductor device and Method for fabricating thereof}
본 발명은 반도체 소자에 관한 것으로, 특히 누설 전류 특성을 강화 및 소자 분리 특성을 향상시킬 수 있는 반도체 소자 및 그 제조방법에 관한 것이다.
현재 반도체 장치의 제조 기술의 발달과 그 응용분야가 확장되어 감에 따라 반도체 소자의 집적도 증가에 대한 연구 및 개발이 급속도로 발전되고 있다. 이러한 반도체 소자의 집적도 증가에 따라 미세 공정기술을 기본으로 한 반도체 소자의 미세화에 대한 연구가 진행되어 오고 있다. 반도체 소자의 미세화 기술에 있어서, 소자를 집적화하기 위하여 소자 사이를 분리하는 소자 분리막의 축소 기술이 중요한 항목 중의 하나로 대두되었다.
일반적으로 소자 분리 기술로 LOCOS(local oxidation of silicon) 소자 분리가 이용되어 왔다. LOCOS는 질화막을 마스크로 해서 실리콘 웨이퍼 자체를 열산화시키기 때문에 공정이 간소해서 산화막의 소자 응력 문제가 적고, 생성되는 산화막질이 좋다는 큰 이점이 있다.
그러나, LOCOS 소자 분리 방법을 이용하면 소자 분리 영역이 차지하는 면적 이 크기 때문에 미세화에 한계가 있을 뿐만 아니라 버즈 비크(bird's beak)가 발생한다. 이러한 것을 극복하기 위해 LOCOS를 대체하는 소자 분리 기술로서 트렌치 소자 분리(shallow trench isolation : STI)가 이용된다.
트렌치 소자 분리 방법은 반응성 이온 에칭(RIE ; reactive ion etching)이나 플라즈마 에칭과 같은 건식 에칭 기술을 사용하여 좁고 깊은 트렌치를 만들고, 그 속에 산화막을 채우는 방법으로 실리콘 웨이퍼에 트렌치를 만들어 절연물을 집어 넣기 때문에 버즈 비크와 관련된 문제가 없어진다. 또한, 채워진 트렌치는 표면을 평탄하게 하므로 소자 분리 영역이 차지하는 면적이 작아서 미세화에 유리한 방법이다.
도 1a 및 도 1b는 종래의 반도체 소자의 제조방법을 설명하기 위한 공정단면도이다.
도 1a를 참조하면, 반도체 기판 상에 포토 레지스트를 도포한 후, 포토 리소그래피(Photo Lithography) 공정과 식각 공정을 이용하여 반도체 소자간 분리를 위한 트렌치 소자 분리막을 형성한다.
이어서, 도 1b와 같이, 트렌치 소자 분리막을 기준으로 P 웰 영역 및 N 웰 영역을 형성한다. P 웰 영역 상에 N+ 불순물 이온을 주입하여 N+ 채널을 형성하고, N 웰 영역 상에 P+ 불순물 이온을 주입하여 P+ 채널을 형성한다.
여기서, 트렌치의 깊이를 깊게 형성할 경우, 그 내부에 절연막 증착시 트렌치 내부를 완전히 채우기 전에 트렌치 상단부의 절연막에 보이드가 생기게 된다. 이러한 문제점을 해결하기 위해 트렌치 소자 분리막의 깊이를 낮추어 형성시 소자 분리 능력이 떨어져 누설 전류 발생이 많아지게 되어, 트렌치의 깊이를 어느 한도 이상 낮게 형성하는데에는 한계가 있다.
상기와 같은 문제점을 해결하기 위한 것으로, 본 발명은 누설 전류 특성 강화 및 소자 분리 특성을 향상시킬 수 있는 반도체 소자 및 그 제조방법을 제공하는데 그 목적이 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 한 특징에 따른 반도체 소자는 반도체 기판 상에 형성된 제 1 반도체층과, 상기 제 1 반도체층 상에 형성된 제 2 반도체층과, 상기 제 1 및 제 2 반도체층을 관통하도록 형성된 트렌치 소자 분리막을 포함하며, 상기 트렌치 소자 분리막은 상기 제 1 반도체층에 형성된 상기 트렌치 소자 분리막의 폭은 상기 제 2 반도체층에 형성된 상기 트렌치 소자 분리막의 최소 폭보다 넓게 형성되는 것을 특징으로 한다.
본 발명의 다른 특징에 따른 반도체 소자의 제조방법은 반도체 기판 상에 제 1 반도체층 및 제 2 반도체층을 순차적으로 형성하는 단계와, 상기 제 1 및 제 2 반도체층을 관통하도록 트렌치 소자 분리막을 형성하는 단계를 포함하며, 상기 트렌치 소자 분리막은 상기 제 1 반도체층에 형성된 상기 트렌치 소자 분리막의 폭은 상기 제 2 반도체층에 형성된 상기 트렌치 소자 분리막의 최소 폭보다 넓게 형성되는 것을 특징으로 한다.
본 발명에 따른 반도체 소자 및 그 제조방법은 다음과 같은 효과가 있다.
제 2 반도체층의 트렌치 최소 폭보다 하부의 제 1 반도체층에서의 트렌치 폭을 넓게 형성함으로써 소자 간의 누설 전류 경로가 길어짐으로 트렌치 소자 분리막의 깊이를 낮게 형성하여도 누설 전류 특성을 강화시킬 수 있으며, 이에 따라 소자 분리 특성을 향상시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예에 따른 반도체 소자 및 그 제조방법을 상세히 설명하면 다음과 같다.
도 2는 본 발명에 따른 반도체 소자를 나타낸 단면도이다.
도 2를 참조하면, 반도체 실리콘 기판(110) 상에 순차적으로 형성된 제 1 반도체층(120) 및 제 2 반도체층(130)과, 제 1 및 제 2 반도체층(120, 130)을 관통하도록 형성된 트렌치 소자 분리막(200)을 포함한다. 여기서, 반도체 실리콘 기판(110), 제 1 반도체층 및 제 2 반도체층 내에 보론(B)과 같은 불순물 이온을 주입한다.
제 1 반도체층(120) 및 제 2 반도체층(130)과의 두께는 1:3 또는 3:1의 비율로 1500∼4000A의 두께로 형성된다.
트렌치 소자 분리막(200)은 제 1 반도체층(120)에서의 트렌치 폭이 제 1 반도체층(120) 상에 형성된 제 2 반도체층(130)에서의 트렌치 폭보다 넓게 형성된다.
트렌치 소자 분리막(200)을 기준으로 반도체 실리콘 기판(110) 및 제 1 반도체층(120) 내에 N 웰 영역(110a) 및 P 웰 영역(110b)이 형성된다. N 웰 영역(110a) 및 P 웰 영역(110b)에 소스/드레인 영역을 형성하기 위해 N 웰 영 역(110a) 상에 P형 불순물 이온을 주입하고 P 웰 영역(110b) 상에 N형 불순물 이온을 주입하여 소스/드레인 영역을 형성한다.
이와 같이, 제 1 반도체층(120)에서의 트렌치 폭을 넓게 형성함으로써 소자 간의 누설 전류 경로가 길어짐으로 트렌치 소자 분리막(200)의 깊이를 낮게 형성하여도 누설 전류 특성을 강화시킬 수 있으며, 이에 따라 소자 분리 특성을 향상시킬 수 있다.
도 3a 내지 도 3d는 본 발명에 따른 반도체 소자의 제조방법을 나타내는 공정 단면도이다.
도 3a를 참조하면, 반도체 실리콘 기판(110) 상에 실리콘 물질로 이루어진 제 1 반도체층(120) 및 제 2 반도체층(130)을 순차적으로 형성한다.
제 1 반도체층(120) 및 제 2 반도체층(130)과의 두께는 1:3 또는 3:1의 비율로 1500∼4000A의 두께로 형성된다. 여기서, 반도체 실리콘 기판(110), 제 1 반도체층 및 제 2 반도체층 내에는 보론(B)과 같은 불순물 이온을 주입된다.
반도체 실리콘 기판(110)의 불순물 도핑 농도는 1015∼1019이며, 제 1 반도체층(120)의 불순물 도핑 농도는 1010∼1022의 도핑 농도를 갖는다. 제 2 반도체층(130)의 불순물 도핑 농도는 제 1 반도체층(120)의 불순물 도핑 농도와는 다르며, 반도체 실리콘 기판(110)의 불순물 도핑 농도와는 같거나 다르게 형성할 수도 있다. 이와 같이, 반도체 실리콘 기판(110) 상에 제 1 반도체층(120) 및 제 2 반도체층(130)을 순차적으로 형성할 수도 있지만, 실리콘 기판 제작 과정시 한개의 기판을 잘라 반도체 실리콘 기판(110) 및 제 2 반도체층(130)으로 분리시킨 후, 이들 사이에 제 1 반도체층(120)을 형성할 수도 있다.
이어서, 도 3b와 같이, 제 2 반도체층(130) 상에 포토 레지스트(도시하지 않음)를 도포한 후, 포토 리소그래피(Photo Lithography) 공정과 식각 공정을 이용하여 제 2 반도체층(130) 내에 트렌치 소자 분리막(200)을 형성한다. 제 2 반도체층(130)과 제 1 반도체층(120)의 실리콘 도핑 농도가 서로 다르며 즉, 제 2 반도체층(130)보다 제 1 반도체층(120)의 식각 속도가 더 빠르기 때문에 제 1 반도체층(120) 내에서는 도 3c와 같이, 트렌치 소자 분리막(200)의 폭은 제 2 반도체층(130) 내의 트렌치 소자 분리막(200)의 최소 폭보다 넓게 형성된다.
여기서, 제 1 반도체층(120) 및 제 2 반도체층(130)의 트렌치 소자 분리막(200)을 형성하기 위한 식각비는 실리콘 도핑 농도에 따라 달라질 수 있다.
이어서, 도 3d와 같이, 트렌치 소자 분리막(200)을 기준으로 웰 임플란트(Well Implant) 공정을 수행하여 각 반도체 소자를 분리해주는 P 웰 및 N 웰 영역을 형성한다. 이를 위해, 도시하지 않았지만, 앞서 형성된 트렌치 소자 분리막(200)을 포함하는 제 2 반도체층(130) 상에 포토 레지스트(도시하지 않음)를 도포한 후, 교대로 양(+) 또는 음(-)의 금속 이온을 주입하여 P 웰 영역(110b) 및 N 웰 영역(110a)을 각각 형성한다. P 웰 영역(110b) 및 N 웩 영역(110a)에 소스/드레인 영역을 형성하기 위해 N 웰 영역(110a)에 P형 불순물 이온을 주입하여 형성하고, P 웰 영역(110b)에 N형 불순물 이온을 주입하여 형성한다.
이와 같이, 제 2 반도체층(130)에서의 트렌치 최소 폭보다 제 1 반도체 층(120)에서의 트렌치 폭을 넓게 형성함으로써 소자 간의 누설 전류 경로가 길어짐으로 트렌치 소자 분리막(200)의 깊이를 낮게 형성하여도 누설 전류 특성을 강화시킬 수 있으며, 이에 따라 소자 분리 특성을 향상시킬 수 있다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1a 및 도 1b는 종래의 반도체 소자의 제조방법을 설명하기 위한 공정단면도이다.
도 2는 본 발명에 따른 반도체 소자를 나타낸 단면도이다.
도 3a 내지 도 3d는 본 발명에 따른 반도체 소자의 제조방법을 나타내는 공정 단면도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
110 : 반도체 실리콘 기판 110a : N 웰 영역
110b : P 웰 영역 120 : 제 1 반도체층
130 : 제 2 반도체층 200 : 트렌치 소자 분리막

Claims (8)

  1. 반도체 기판 상에 형성된 제 1 반도체층과,
    상기 제 1 반도체층 상에 형성된 제 2 반도체층과,
    상기 제 1 및 제 2 반도체층을 관통하도록 형성된 트렌치 소자 분리막을 포함하며, 상기 트렌치 소자 분리막은 상기 제 1 반도체층에 형성된 상기 트렌치 소자 분리막의 폭은 상기 제 2 반도체층에 형성된 상기 트렌치 소자 분리막의 최소 폭보다 넓게 형성되는 것을 특징으로 하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 제 1 반도체층 및 상기 제 2 반도체층과의 두께는 1:3 또는 3:1의 비율로 1500∼4000A의 두께로 형성되는 것을 특징으로 하는 반도체 소자.
  3. 제 1 항에 있어서,
    상기 제 2 반도체층과 상기 제 1 반도체층의 불순물 도핑 농도는 서로 다른 것을 특징으로 하는 반도체 소자.
  4. 반도체 기판 상에 제 1 반도체층 및 제 2 반도체층을 순차적으로 형성하는 단계와,
    상기 제 1 및 제 2 반도체층을 관통하도록 트렌치 소자 분리막을 형성하는 단계를 포함하며, 상기 트렌치 소자 분리막은 상기 제 1 반도체층에 형성된 상기 트렌치 소자 분리막의 폭은 상기 제 2 반도체층에 형성된 상기 트렌치 소자 분리막의 최소 폭보다 넓게 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 4 항에 있어서,
    상기 제 1 반도체층 및 상기 제 2 반도체층과의 두께는 1:3 또는 3:1의 비율로 1500∼4000A의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제 4 항에 있어서,
    상기 제 2 반도체층과 상기 제 1 반도체층의 불순물 도핑 농도는 서로 다른 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제 4 항에 있어서,
    상기 반도체 기판의 불순물 도핑 농도는 1015∼1019이며, 상기 제 1 반도체층의 불순물 도핑 농도는 1010∼1022인 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제 4 항에 있어서,
    상기 제 1 반도체층의 식각 속도는 상기 제 2 반도체층의 식각 속도보다 빠른 것을 특징으로 하는 반도체 소자의 제조방법.
KR1020070136207A 2007-12-24 2007-12-24 반도체 소자 및 그 제조방법 KR20090068539A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020070136207A KR20090068539A (ko) 2007-12-24 2007-12-24 반도체 소자 및 그 제조방법
US12/188,173 US20090160014A1 (en) 2007-12-24 2008-08-07 Semiconductor device and method for manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070136207A KR20090068539A (ko) 2007-12-24 2007-12-24 반도체 소자 및 그 제조방법

Publications (1)

Publication Number Publication Date
KR20090068539A true KR20090068539A (ko) 2009-06-29

Family

ID=40787603

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070136207A KR20090068539A (ko) 2007-12-24 2007-12-24 반도체 소자 및 그 제조방법

Country Status (2)

Country Link
US (1) US20090160014A1 (ko)
KR (1) KR20090068539A (ko)

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4475982A (en) * 1983-12-12 1984-10-09 International Business Machines Corporation Deep trench etching process using CCl2 F2 /Ar and CCl2 F.sub. /O2 RIE
EP0483487B1 (en) * 1990-10-31 1995-03-01 International Business Machines Corporation Self-aligned epitaxial base transistor and method for fabricating same
US6313008B1 (en) * 2001-01-25 2001-11-06 Chartered Semiconductor Manufacturing Inc. Method to form a balloon shaped STI using a micro machining technique to remove heavily doped silicon
FR2826179A1 (fr) * 2001-06-14 2002-12-20 St Microelectronics Sa Tranchee d'isolement profonde et procede de realisation
TW538497B (en) * 2002-05-16 2003-06-21 Nanya Technology Corp Method to form a bottle-shaped trench
TW554521B (en) * 2002-09-16 2003-09-21 Nanya Technology Corp Process for forming a bottle-shaped trench
JP2004186557A (ja) * 2002-12-05 2004-07-02 Oki Electric Ind Co Ltd 半導体装置の製造方法
US7442618B2 (en) * 2005-07-16 2008-10-28 Chartered Semiconductor Manufacturing, Ltd Method to engineer etch profiles in Si substrate for advanced semiconductor devices

Also Published As

Publication number Publication date
US20090160014A1 (en) 2009-06-25

Similar Documents

Publication Publication Date Title
KR100429955B1 (ko) 홈을 갖는 반도체 장치 및 그 제조 방법
KR101057651B1 (ko) 반도체 소자의 제조방법
JP2011061042A (ja) 半導体装置
JP2007123898A (ja) チップ、ｆｅｔ製造方法（誘電体ストレッサ要素を有するトランジスタ）
KR101780147B1 (ko) 다중 전압 반도체 소자 및 그 제조 방법
US7790568B2 (en) Method for fabricating semiconductor device
JP2007088138A (ja) 半導体装置の製造方法
KR100806790B1 (ko) 반도체 소자의 제조 방법
KR20090068539A (ko) 반도체 소자 및 그 제조방법
KR20100020688A (ko) Ｌｄｍｏｓ 반도체 소자와 그 제조 방법
KR100817417B1 (ko) 고전압 씨모스 소자 및 그 제조 방법
JP2010206096A (ja) 半導体装置及びその製造方法
KR20090066406A (ko) 반도체 소자의 소자 분리막 제조 방법
JP2009088220A (ja) 半導体装置の製造方法および半導体装置
KR100850105B1 (ko) 반도체장치의 제조방법
JP5926576B2 (ja) 半導体装置及び半導体装置の製造方法
KR100675878B1 (ko) 문턱전압 및 필드정지용 이온주입이 포함된 반도체장치의소자분리막 형성방법
KR101030296B1 (ko) 반도체 소자의 소자 분리막 및 그 형성 방법
KR20110076392A (ko) 반도체 소자 제조 방법
KR20060019367A (ko) 보이드가 없는 게이트 전극을 구비한 ｍｏｓ 트랜지스터의제조방법
KR100774788B1 (ko) 반도체 소자의 제조방법 및 구조
KR101289121B1 (ko) 반도체 소자 및 이의 제조방법
JP2021086949A (ja) 半導体装置の製造方法、及び半導体装置
KR100261159B1 (ko) 반도체 소자의 격리영역 및 그의 형성방법
KR100323724B1 (ko) 고전압 소자의 딥 웰 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application
J201 Request for trial against refusal decision
J301 Trial decision

Free format text: TRIAL DECISION FOR APPEAL AGAINST DECISION TO DECLINE REFUSAL REQUESTED 20091007

Effective date: 20110323