KR100675878B1 - 문턱전압 및 필드정지용 이온주입이 포함된 반도체장치의소자분리막 형성방법 - Google Patents
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- 238000002955 isolation Methods 0.000 title claims abstract description 43
- 238000000034 method Methods 0.000 title claims abstract description 42
- 238000005468 ion implantation Methods 0.000 title claims abstract description 26
- 239000004065 semiconductor Substances 0.000 title claims abstract description 23
- 239000000758 substrate Substances 0.000 claims abstract description 35
- 150000004767 nitrides Chemical class 0.000 claims abstract description 22
- 238000005530 etching Methods 0.000 claims abstract description 13
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 7
- 238000004519 manufacturing process Methods 0.000 claims description 6
- 238000000151 deposition Methods 0.000 claims description 3
- 239000010408 film Substances 0.000 description 48
- 238000005516 engineering process Methods 0.000 description 7
- 239000012535 impurity Substances 0.000 description 6
- 230000003647 oxidation Effects 0.000 description 6
- 238000007254 oxidation reaction Methods 0.000 description 6
- 239000010409 thin film Substances 0.000 description 5
- 150000002500 ions Chemical class 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 239000002019 doping agent Substances 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 230000001105 regulatory effect Effects 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76237—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials introducing impurities in trench side or bottom walls, e.g. for forming channel stoppers or alter isolation behavior
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks
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- Computer Hardware Design (AREA)
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Abstract
본 발명은 문턱전압 및 필드정지용 이온주입이 포함된 반도체장치의 소자분리막 형성방법에 관한 것으로서, 특히 반도체기판에 순차적으로 패드산화막 및 질화막을 적층한 후에, 소자분리용 감광막패턴을 이용하여 질화막 및 패드산화막을 식각해서 식각 마스크 패턴을 형성하고, 식각 마스크 패턴에 의해 드러나는 기판을 소정 깊이 식각해서 트렌치를 형성하고, 감광막 패턴을 제거한 후 이온 주입 공정을 실시하여 트렌치 바닥에 필드 정지영역을 형성하고 식각 마스크 패턴 아래 기판 내에 문턱전압 조절 영역을 형성하고, 기판의 트렌치에 갭필 산화막을 매립한 후에 그 표면을 평탄화하고 질화막을 제거하여 소자 분리막을 형성한다. 그러므로, 본 발명은 트렌치용 식각 패턴으로 사용되는 질화막을 마스크로 삼아 이온주입을 실시함으로써 트렌치가 형성된 기판내에 문턱전압 조절영역과 필드정지 영역을 함께 형성하여 셀 트랜지스터를 갖는 반도체장치의 전기적 특성을 개선시킬 수 있다.
Description
도 1a 및 도 1b는 종래 기술에 의한 셀 트랜지스터의 소자분리막 형성 방법과 문턱전압 및 필드정지용 이온주입 공정을 설명하기 위한 단면도들,
도 2a 내지 도 2f는 본 발명에 따른 문턱전압 및 필드정지용 이온주입이 포함된 반도체장치의 소자분리막 형성방법을 설명하기 위한 공정 순서도.
*도면의 주요 부분에 대한 부호의 설명*
100 : 반도체기판 102: 패드 산화막
104 : 질화막 106 : 소자분리용 감광막 패턴
108 : 트렌치 110 : 희생 산화박막
112 : 산화박막 114: 필드정지 영역
116 : 문턱전압 조절 영역 118 : 소자분리막
본 발명은 반도체장치의 형성방법에 관한 것으로서, 특히 셀 트랜지스터의 문턱전압을 조절함과 동시에 소자분리 능력을 향상시키기 위한 필드정지용 이온주입(field stop implantation)을 실시한 반도체장치의 소자분리막 형성방법에 관한 것이다.
최근, 반도체장치의 제조기술의 발달과 메모리소자의 응용분야가 확장되어 감에 따라 대용량의 메모리소자의 개발이 진척되고 있는데, 이러한 메모리소자의 대용량화는 각 세대마다 2배로 진행하는 미세공정기술을 기본으로 한 메모리셀 연구에 의해 추진되어 오고 있다. 특히 소자간을 분리하는 소자분리막의 축소는 메모리소자의 미세화 기술에 있어서 중요한 항목중의 하나로 대두되고 있다.
종래의 소자분리기술로는 반도체기판상에 두꺼운 산화막을 선택적으로 성장시켜 소자분리막을 형성하는 로커스(LOCal Oxidation of Silicon: 이하 LOCOS라 함) 기술에서, 반도체기판에 폭 1Å이하, 깊이가 수십 내지 수백Å 정도의 트렌치를 형성하여 소자간을 전기적으로 분리할 수 있는 트렌치(trench) 구조의 소자분리 기술이 나오게 되었다. 이 트렌치를 이용한 소자분리기술은 종래의 LOCOS 기술에 비해 80%에 가까운 소자분리영역의 축소가 가능해졌다.
더욱이, 최근에는 웨이퍼기판에 가해지는 스트레스를 크게 줄이면서 트렌치 소자분리막의 문제점을 개선한 STI(Shallow Trench Isolation) 공정이 등장하게 되 었다. 즉, STI 공정은 반도체기판에 일정한 깊이를 갖는 트렌치를 형성하고 이 트렌치에 화학기상증착법으로 갭필산화막을 증착하고서 화학적기계적연마(Chemical Mechanical Polishing) 공정으로 불필요한 산화막을 식각하여 소자분리막을 형성하는 기술이다.
한편, STI 소자분리막이 형성된 기판에 형성된 필드 정지 이온주입 영역의 Rp(이온 투과영역)는 트렌치 깊이와 유사하게 형성된다. 그 이유는 소자분리막 하부에 흐르는 전류를 최대한 억제하여 절연(isolation) 능력을 향상시키기 위함이다.
종래에는 STI 소자분리막의 제조 공정과 웰을 조정하기 위한 이온 주입 공정(문턱전압 및 필드 정지용)이 따로 진행되었다.
도 1a 및 도 1b는 종래 기술에 의한 셀 트랜지스터의 소자분리막 형성 방법과 문턱전압 및 필드정지용 이온주입 공정을 설명하기 위한 단면도들이다.
도 1a에 도시된 바와 같이, 반도체 기판으로서 실리콘 기판(10)에 STI 공정을 실시하여 소자의 활성 영역과 분리 영역을 구분하기 위한 소자분리막(12)을 형성한다. 그리고, 웰과 동일한 도전형의 불순물로 이온 주입 공정을 실시하여 소자분리막(12) 아래의 기판 전체에 필드 정지영역(14)을 형성한다. 즉, 필드 정지용 이온주입은 NMOS 트랜지스터의 경우에는 p형 불순물이 이온주입되고, PMOS 트랜지스터의 경우에는 n형 불순물이 이온주입된다. 여기서, 도면 부호 16은 산화막을 나타낸 것이다.
그리고나서 도 1b에 도시된 바와 같이, 산화막 전면에 소자의 활성 영역(a) 이 개방되는 감광막 패턴(18)을 형성한 후에 문턱전압 조절용 불순물로 이온 주입 공정을 실시하여 기판 표면 근방에 문턱전압 조절 영역(20)을 형성한다. 문턱 전압은 게이트전극의 선폭이 점점 축소됨에 따라 함께 조절해야 한다.
하지만, 이러한 제조 공정은 고집적 반도체장치의 셀 트렌지스터에 적용할 경우 한계가 있었다. 즉, 후속 제조 공정으로 인하여 필드 정지영역(14)의 도펀트가 b와 같이 기판 표면으로 확산될 경우 기판 표면의 문턱 전압 조절 영역(20)의 도핑 농도가 높아져 문턱 전압이 변경된다. 게다가, 소자분리막의 두께와 폭에 따라서도 문턱 전압을 위한 이온 주입시 도펀트의 프로파일이 변화되므로 트렌치의 산화 공정으로 인해 소자분리막의 두께와 폭이 달라질 경우 이후 문턱전압 조절 영역(20)도 영향을 받게 된다. 그러므로, 이러한 요인으로 인하여 셀 트랜지스터의 전기적 특성이 저하되는 문제점이 있었다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 트렌치용 식각 패턴으로 사용되는 질화막을 마스크로 삼아 이온주입을 실시함으로써 이트렌치내에 문턱전압 조절영역과 필드정지 영역을 함께 형성하여 셀 트랜지스터를 갖는 반도체장치의 전기적 특성을 개선시킬 수 있는 방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은 반도체 장치의 제조 방법에 있어서, 반도체기판에 순차적으로 패드산화막 및 질화막을 적층한 후에, 소자분리용 감광막패턴을 이용하여 질화막 및 패드산화막을 식각해서 식각 마스크 패턴을 형성하는 단계와, 식각 마스크 패턴에 의해 드러나는 기판을 소정 깊이 식각해서 트렌치를 형성하는 단계와, 감광막 패턴을 제거한 후에, 이온 주입 공정을 실시하여 트렌치 바닥에 필드 정지영역을 형성하고 식각 마스크 패턴 아래 기판 내에 문턱전압 조절 영역을 형성하는 단계와, 기판의 트렌치에 갭필 산화막을 매립하고 그 표면을 평탄화하는 단계와, 질화막을 제거하여 소자분리막을 형성하는 단계를 포함한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하고자 한다.
도 2a 내지 도 2f는 본 발명에 따른 문턱전압 및 필드정지용 이온주입이 포함된 반도체장치의 소자분리막 형성방법을 설명하기 위한 공정 순서도이다.
도 2a에 도시된 바와 같이, 반도체기판으로서 실리콘 기판(100)에 순차적으로 50∼200Å 두께의 패드산화막(102)과 500∼2000Å두께의 질화막(104)을 적층한다. 질화막(104)위에 사진 공정을 진행하여 소자분리용 감광막 패턴(106)을 형성한다.
그리고, 도 2b에 도시된 바와 같이 감광막 패턴(106)을 이용하여 식각 공정으로 질화막(104)과 패드산화막(102)을 식각한다. 그러면, 식각된 질화막(104')과 패턴산화막(102')으로 이루어진 식각 마스크 패턴이 형성된다. 계속하여, 상기 식각된 질화막(104')과 패턴산화막(102')으로 이루어진 식각 마스크 패턴에 의해 드러나는 기판을 1500∼5000Å의 깊이로 식각해서 트렌치(108)를 형성한다.
그런 다음, 감광막 패턴(106)을 제거하고, 식각 공정으로 인한 트렌치(106) 부위의 표면 손상을 보상하고 모서리 부분을 완만하게 하여 접합 누설전류 특성을 향상시키는 희생 산화 공정을 실시한다. 즉, 1차로 산화 공정을 실시하여 트렌치가 형성된 기판에 50∼300Å두께의 희생 산화박막(110)을 형성한 후에 도 2c와 같이 세정 공정으로 희생 산화박막(110)을 제거한다.
그리고, 도 2d에 도시된 바와 같이 다시 2차 산화 공정을 실시하여 트렌치의 기판에 산화박막(112)을 형성한다.
그리고나서 도 2e에 도시된 바와 같이, 상기 식각된 질화막(104')과 패턴산화막(102')으로 이루어진 식각 마스크 패턴을 마스크로 삼아 웰과 동일한 도전형 불순물로 이온 주입 공정을 실시하여 트렌치(108) 바닥에 필드 정지영역(114)을 형성하고, 상기 식각 마스크 패턴 아래 기판 내에 문턱전압 조절 영역(116)을 형성한다. 상기 이온 주입 공정에서는, 상기 식각 마스크 패턴, 즉, 식각 마스크 패턴을 이루는 식각된 질화막(104')과 패턴산화막(102')의 유/무에 따라, 영역별로 이온 투과거리가 달라지므로 필드 정지영역(114)과 문턱전압 조절 영역(116)에서 이온이 주입되는 높이가 각각 달라지게 된다.
NMOS 트랜지스터의 경우에는 이온 주입의 불순물로서 B보다 분자량이 커서 에너지 조절이 좋은 BF2를 이용하도록 한다. 왜냐하면, 필드 정지영역(114)이 트렌치, 특히 소자분리막 사이의 웰 사이에 채널이 형성되지 않도록 이온 투과깊이(Rp)가 소자분리막보다 저면에 위치되어야 하고, 문턱전압 조절 영역(116)이 기판 표면에 가깝도록 해야하기 때문이다. 이때, 필드 정지영역(114)과 문턱전압 조절 영역(116)은 동일한 이온 주입 공정(즉, 동시에 진행되는 이온 주입)에 의해 형성할 수 있다.
그 다음 도 2f에 도시된 바와 같이, 상기 결과물에 화학기상증착법(CVD) 또는 고밀도 플라즈마 방법(HDP)으로 트렌치내에 갭필 산화막을 3000∼10000Å의 두께로 매립한다. 이어서, 화학기계적연마(Chemical Mechanical Polishing)로 상기 식각된 질화막(104') 상부의 갭필 산화막이 제거되도록 그 표면을 연마한다. 인산용액을 이용하여 상기 식각된 질화막(104')을 제거함으로써 기판(100)에 남겨진 갭필 산화막에 의해 STI형 소자분리막(118)이 형성된다.
상술한 바와 같이, 본 발명은 STI 트렌치 구조의 소자분리막을 갖는 반도체장치의 제조 공정시 트렌치용 식각 패턴으로 사용되는 질화막을 마스크로 삼아 이온주입을 실시하여 문턱전압 조절영역과 필드정지 영역을 함께 형성한다.
이에 따라, 본 발명의 방법을 고집적 반도체장치의 셀 트렌지스터에 적용할 경우 필드 정지 영역이 소자분리막 아래에 있기 때문에 후속 공정에 의해 필드 정지영역의 도펀트가 기판표면의 문턱 전압 조절 영역까지 확산되지 않는다.
게다가, 갭필 산화 공정을 진행하기 전에 트렌치가 형성된 기판에 문턱 전압 조절영역을 미리 형성함으로써 소자분리막의 두께와 폭에 영향을 받지 않고 항상 균일한 폭으로 문턱 전압 조절 영역을 형성할 수 있다.
따라서, 본 발명은 종래 기술에 비해 안정된 프로파일의 필드 정지영역과 문턱전압 조절 영역을 확보할 수 있어 셀 트랜지스터의 전기적 특성을 개선시킬 수 있다.
Claims (3)
- 반도체 장치의 제조 방법에 있어서,반도체기판에 순차적으로 패드산화막 및 질화막을 적층한 후에, 소자분리마스크용 감광막을 이용하여 상기 질화막 및 패드산화막을 식각해서 식각 마스크 패턴을 형성하는 단계;상기 식각 마스크 패턴에 의해 드러나는 기판을 소정 깊이 식각해서 트렌치를 형성하는 단계;상기 감광막을 제거한 후에, 이온 주입 공정을 실시하여 트렌치 바닥에 필드 정지영역을 형성하고 식각 마스크 패턴 아래 기판 내에 문턱전압 조절 영역을 형성하는 단계;상기 기판의 트렌치에 갭필 산화막을 매립하고 그 표면을 평탄화하는 단계; 및상기 질화막을 제거하여 소자분리막을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 문턱전압 및 필드정지용 이온주입이 포함된 반도체장치의 소자분리막 형성방법.
- 제 1항에 있어서, 상기 이온 주입 공정은 BF2를 이용하는 것을 특징으로 하는 문턱전압 및 필드정지용 이온주입이 포함된 반도체장치의 소자분리막 형성방법.
- 제 1항에 있어서, 상기 필드 정지영역과 문턱전압 조절 영역은 동일한 이온 주입 공정에 의해 형성되는 것을 특징으로 하는 문턱전압 및 필드정지용 이온주입이 포함된 반도체장치의 소자분리막 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000046169A KR100675878B1 (ko) | 2000-08-09 | 2000-08-09 | 문턱전압 및 필드정지용 이온주입이 포함된 반도체장치의소자분리막 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000046169A KR100675878B1 (ko) | 2000-08-09 | 2000-08-09 | 문턱전압 및 필드정지용 이온주입이 포함된 반도체장치의소자분리막 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20020012906A KR20020012906A (ko) | 2002-02-20 |
| KR100675878B1 true KR100675878B1 (ko) | 2007-02-05 |
Family
ID=19682487
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020000046169A KR100675878B1 (ko) | 2000-08-09 | 2000-08-09 | 문턱전압 및 필드정지용 이온주입이 포함된 반도체장치의소자분리막 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100675878B1 (ko) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101055758B1 (ko) * | 2004-12-20 | 2011-08-11 | 주식회사 하이닉스반도체 | 플래쉬 메모리소자의 소자 분리막 형성방법 |
| KR100667912B1 (ko) * | 2005-07-13 | 2007-01-11 | 매그나칩 반도체 유한회사 | 반도체 소자의 소자분리막 제조방법 |
-
2000
- 2000-08-09 KR KR1020000046169A patent/KR100675878B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20020012906A (ko) | 2002-02-20 |
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| Date | Code | Title | Description |
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| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
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| FPAY | Annual fee payment |
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